AD7352：高性能雙路12位SAR ADC的全面解析

在電子設(shè)計(jì)領(lǐng)域，模數(shù)轉(zhuǎn)換器（ADC）是連接模擬世界和數(shù)字世界的關(guān)鍵橋梁。今天，我們將深入探討一款高性能的雙路12位逐次逼近型ADC——AD7352，它在數(shù)據(jù)采集、運(yùn)動控制等眾多領(lǐng)域都有著廣泛的應(yīng)用。

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一、AD7352概述

AD7352是一款由Analog Devices推出的雙路、12位、高速、低功耗逐次逼近型ADC，它采用單2.5V電源供電，每通道吞吐量高達(dá)3 MSPS。該芯片具有同時采樣功能，能有效減少通道間的相位誤差，適用于需要同步采集多個信號的應(yīng)用場景。

（一）關(guān)鍵特性

1. 雙12位SAR ADC：提供兩個獨(dú)立的12位ADC，可同時對兩個通道的信號進(jìn)行采樣和轉(zhuǎn)換。
2. 同時采樣：確保兩個通道的信號在同一時刻被采樣，避免了因采樣時間差異導(dǎo)致的相位誤差。
3. 高吞吐量：每通道吞吐量可達(dá)3 MSPS，滿足高速數(shù)據(jù)采集的需求。
4. 低功耗：在3 MSPS的吞吐量下，功耗僅為26 mW，適合對功耗要求較高的應(yīng)用。
5. 片上參考：內(nèi)置2.048 V參考電壓，精度為±0.25%，溫度系數(shù)為6 ppm/°C，可提供穩(wěn)定的參考電壓。
6. 高速串行接口：支持SPI、QSPI、MICROWIRE和DSP兼容接口，方便與微處理器或DSP進(jìn)行通信。
7. 寬溫度范圍：工作溫度范圍為-40°C至+125°C，適用于各種惡劣環(huán)境。

（二）應(yīng)用領(lǐng)域

1. 數(shù)據(jù)采集系統(tǒng)：用于采集各種模擬信號，并將其轉(zhuǎn)換為數(shù)字信號進(jìn)行處理和分析。
2. 運(yùn)動控制：在電機(jī)控制、機(jī)器人控制等領(lǐng)域，用于精確測量和控制運(yùn)動參數(shù)。
3. I和Q解調(diào)：在通信系統(tǒng)中，用于解調(diào)I和Q信號，實(shí)現(xiàn)信號的解調(diào)和解碼。

二、技術(shù)參數(shù)詳解

（一）動態(tài)性能

在動態(tài)性能方面，AD7352表現(xiàn)出色。當(dāng)輸入信號為1 MHz正弦波時，其信噪比（SNR）可達(dá)70 - 71.5 dB，信號與噪聲加失真比（SINAD）為69.5 - 71 dB，總諧波失真（THD）為-84 - -77.5 dB，無雜散動態(tài)范圍（SFDR）為-85 - -78.5 dB。這些參數(shù)表明AD7352能夠在高頻信號下保持良好的信號質(zhì)量，有效減少噪聲和失真的影響。

（二）采樣與保持

AD7352的采樣與保持電路具有出色的性能。其孔徑延遲為3.5 ns，孔徑延遲匹配為40 ps，孔徑抖動為16 ps。在3 dB帶寬下，全功率帶寬可達(dá)110 MHz，在0.1 dB帶寬下為77 MHz。這些參數(shù)保證了AD7352能夠精確地采集和保持輸入信號，避免信號失真。

（三）直流精度

AD7352的直流精度也非常高。其分辨率為12位，積分非線性（INL）為±0.4 - ±1 LSB，微分非線性（DNL）為±0.5 - ±0.99 LSB，保證了在12位分辨率下無漏碼現(xiàn)象。正滿量程誤差為±1 - ±6 LSB，負(fù)滿量程誤差為±1 - ±6 LSB，中值誤差為+5 - 0/+11 LSB，這些誤差參數(shù)確保了AD7352在直流信號采集時的準(zhǔn)確性。

（四）模擬輸入

AD7352采用全差分輸入結(jié)構(gòu)，輸入范圍為VCM ± VREF/2，其中VCM為共模電壓，VIN+和VIN-必須保持在GND和VDD之間。共模電壓范圍為0.5 - 1.9 V，輸入電容在跟蹤模式下為32 pF，在保持模式下為8 pF。這種差分輸入結(jié)構(gòu)具有良好的抗干擾能力，能夠有效抑制共模噪聲。

（五）參考輸入/輸出

AD7352的參考輸入電壓范圍為2.048 + 0.1 VDD V，參考輸入電流在參考過驅(qū)動模式下為0.3 - 0.45 mA。參考輸出電壓在VDD = 2.5 V ± 5%時為2.048 V ± 0.5% max，在VDD = 2.5 V ± 5%且25°C時為2.048 V ± 0.25% max。參考溫度系數(shù)為6 - 20 ppm/°C，長期穩(wěn)定性為100 ppm/1000小時，熱滯為50 ppm。這些參數(shù)保證了參考電壓的穩(wěn)定性和準(zhǔn)確性。

（六）邏輯輸入/輸出

邏輯輸入方面，輸入高電壓（VH）為0.6X VDRIVE，輸入低電壓（VL）為0.3X VDRIVE，輸入電流（IL）為±1 μA，輸入電容（CL）為3 pF。邏輯輸出方面，輸出高電壓（VOH）為VDRIVE - 0.2 V，輸出低電壓（VOL）為0.2 V，浮空狀態(tài)漏電流為±1 μA，浮空狀態(tài)輸出電容為5.5 pF，輸出編碼為直二進(jìn)制。

（七）轉(zhuǎn)換速率

AD7352的轉(zhuǎn)換時間為t2 + 13X tSCLK，其中tSCLK = 1/fSCLK。在全量程階躍輸入下，跟蹤與保持采集時間為ns，吞吐量為3 MSPS。

（八）電源要求

AD7352的電源要求為VDD = 2.5 V ± 10%，VDRIVE = 2.25 - 3.6 V。在正常工作模式下，總電流（ITOTAL）為10 - 15 mA，靜態(tài)電流為6 - 7.5 mA；在部分掉電模式下，電流為3.5 - 4.5 mA；在全掉電模式下，電流在-40°C至+85°C時為5 - 40 μA，在85°C至125°C時為90 μA。不同模式下的功耗也有所不同，正常工作模式下功耗為26 - 45 mW，靜態(tài)模式下為16 - 21 mW，部分掉電模式下為9.5 - 11.5 mW，全掉電模式下在-40°C至+85°C時為16 - 110 μW，在85°C至125°C時為250 μW。

三、工作原理

（一）電路結(jié)構(gòu)

AD7352內(nèi)部包含兩個片上差分跟蹤與保持放大器、兩個逐次逼近型ADC和一個串行接口，具有兩個獨(dú)立的數(shù)據(jù)輸出引腳。串行時鐘輸入不僅用于訪問芯片數(shù)據(jù)，還為每個逐次逼近型ADC提供時鐘源。芯片內(nèi)置2.048 V參考電壓，如果需要外部參考，可使用范圍為(2.048 V + 100 mV)至VDD的參考值對內(nèi)部參考進(jìn)行過驅(qū)動。

（二）轉(zhuǎn)換器操作

AD7352的兩個逐次逼近型ADC基于兩個電容DAC。在采集階段，采樣電容陣列獲取輸入的差分信號；在轉(zhuǎn)換階段，控制邏輯和電荷再分配DAC通過對采樣電容陣列進(jìn)行電荷的加減操作，使比較器重新平衡，完成轉(zhuǎn)換過程。需要注意的是，驅(qū)動VIN+和VIN-引腳的源輸出阻抗必須匹配，否則可能導(dǎo)致兩個輸入的建立時間不同，從而產(chǎn)生誤差。

（三）模擬輸入結(jié)構(gòu)

AD7352的模擬輸入結(jié)構(gòu)采用四個二極管提供ESD保護(hù)，同時使用RC低通濾波器去除模擬輸入信號中的高頻成分。在交流應(yīng)用中，建議使用低阻抗源驅(qū)動模擬輸入，以減少諧波失真和提高信噪比。當(dāng)不使用放大器驅(qū)動模擬輸入時，應(yīng)將源阻抗限制在較低值，以避免影響ADC的交流性能。

四、工作模式

AD7352具有三種工作模式：正常模式、部分掉電模式和全掉電模式，用戶可以根據(jù)實(shí)際應(yīng)用需求選擇合適的模式，以優(yōu)化功耗和吞吐量的比例。

（一）正常模式

正常模式適用于對吞吐量要求較高的應(yīng)用。在該模式下，AD7352始終保持全功率運(yùn)行，無需考慮上電時間。轉(zhuǎn)換在CS信號的下降沿啟動，為確保芯片始終保持全功率運(yùn)行，CS信號必須在下降沿后至少經(jīng)過10個SCLK下降沿后才能變高。完成一次轉(zhuǎn)換并獲取轉(zhuǎn)換結(jié)果需要14個串行時鐘周期。

（二）部分掉電模式

部分掉電模式適用于對吞吐量要求較低的應(yīng)用。在該模式下，除片上參考和參考緩沖器外，所有模擬電路均掉電。進(jìn)入部分掉電模式時，需在SCLK的第二個下降沿之后、第10個下降沿之前將CS信號拉高。退出該模式時，需進(jìn)行一次虛擬轉(zhuǎn)換，大約333 ns后芯片完全上電，下一次轉(zhuǎn)換可得到有效數(shù)據(jù)。

（三）全掉電模式

全掉電模式適用于吞吐量要求更低的應(yīng)用。在該模式下，所有模擬電路包括片上參考和參考緩沖器均掉電。進(jìn)入全掉電模式需要執(zhí)行兩次類似于部分掉電模式的操作。退出全掉電模式時，同樣需要進(jìn)行一次虛擬轉(zhuǎn)換，大約6 ms后芯片完全上電。

五、串行接口

AD7352的串行接口采用串行時鐘進(jìn)行轉(zhuǎn)換和數(shù)據(jù)傳輸。CS信號用于啟動數(shù)據(jù)傳輸和轉(zhuǎn)換過程，其下降沿將跟蹤與保持電路置于保持模式，同時啟動轉(zhuǎn)換。轉(zhuǎn)換至少需要14個SCLK周期才能完成。在16位數(shù)據(jù)傳輸時，最后一個LSB之后會出現(xiàn)兩個尾隨零。CS信號上升沿終止轉(zhuǎn)換，SDATAA和SDATAB回到三態(tài)。如果CS信號保持低電平并額外經(jīng)過14個SCLK周期，則可在SDATAA或SDATAB上輸出另一個ADC的轉(zhuǎn)換數(shù)據(jù)。

六、應(yīng)用提示

（一）接地與布局

在設(shè)計(jì)AD7352的印刷電路板（PCB）時，應(yīng)將模擬和數(shù)字部分分開，采用獨(dú)立的電源引腳，以減少模擬和數(shù)字部分之間的耦合。模擬和數(shù)字地平面應(yīng)僅在一點(diǎn)連接，形成星型接地結(jié)構(gòu)。避免在芯片下方鋪設(shè)數(shù)字線路，以免引入噪聲。同時，應(yīng)使用大面積的電源和地平面，以提供低阻抗路徑，并減少電源線上的干擾。

（二）性能評估

AD7352的評估板提供了一套完整的解決方案，包括完全組裝和測試的評估板、文檔以及用于通過轉(zhuǎn)換器評估和開發(fā)板（CED）從PC控制評估板的軟件。用戶可以使用該軟件對AD7352進(jìn)行交流（快速傅里葉變換）和直流（線性度）測試，以評估其性能。

七、總結(jié)

AD7352作為一款高性能的雙路12位SAR ADC，具有高吞吐量、低功耗、高精度等優(yōu)點(diǎn)，適用于多種應(yīng)用場景。通過合理選擇工作模式和優(yōu)化電路布局，工程師可以充分發(fā)揮AD7352的性能，滿足不同應(yīng)用的需求。在實(shí)際設(shè)計(jì)中，你是否也遇到過類似ADC的應(yīng)用挑戰(zhàn)？你是如何解決的呢？歡迎在評論區(qū)分享你的經(jīng)驗(yàn)。