2026年4月2日，ODCC春季全體會(huì)議在浙江舟山成功召開(kāi)。中國(guó)信通院云大所總工程師郭亮，ODCC網(wǎng)絡(luò)工作組組長(zhǎng)、騰訊基礎(chǔ)網(wǎng)絡(luò)中心總監(jiān)何澤坤、奇異摩爾聯(lián)合創(chuàng)始人&產(chǎn)品解決方案副總裁祝俊東、博通網(wǎng)絡(luò)架構(gòu)總監(jiān)何宗應(yīng)、江波龍企業(yè)產(chǎn)品市場(chǎng)總經(jīng)理劉洋共同發(fā)起成立 “智算互聯(lián)芯粒實(shí)驗(yàn)室”(ACCL – AI Connectivity Chiplet Lab)。

智算互聯(lián)芯粒實(shí)驗(yàn)室由中國(guó)信通院云大所和騰訊牽頭，奇異摩爾作為核心運(yùn)營(yíng)單位，聯(lián)合博通等產(chǎn)業(yè)鏈上下游頭部企業(yè)共同發(fā)起，旨在匯聚產(chǎn)學(xué)研核心力量，聚焦芯粒技術(shù)與智算互聯(lián)的深度融合，攻克智算產(chǎn)業(yè)發(fā)展中的互聯(lián)瓶頸，補(bǔ)齊國(guó)產(chǎn)智算芯粒短板，助力我國(guó)智算產(chǎn)業(yè)實(shí)現(xiàn)自主可控、高質(zhì)量發(fā)展。

ACCL實(shí)驗(yàn)室聚焦智算場(chǎng)景下芯?；ヂ?lián)的開(kāi)放標(biāo)準(zhǔn)與工程化落地，核心覆蓋技術(shù)研發(fā)、標(biāo)準(zhǔn)制定、測(cè)試驗(yàn)證、產(chǎn)業(yè)協(xié)同四大范圍，旨在打通從XPU片間互聯(lián)乃至整個(gè)集群系統(tǒng)(XPU、統(tǒng)一內(nèi)存池、CPU)等全棧技術(shù)鏈條，支撐節(jié)點(diǎn)內(nèi)與節(jié)點(diǎn)間全場(chǎng)景智算需求。

奇異摩爾作為智算互聯(lián)芯粒實(shí)驗(yàn)室的核心芯粒廠商，首期工作將聚焦騰訊ETH-X Scale Up協(xié)議聯(lián)合XPU廠商、交換機(jī)等廠商共同搭建基于Kiwi G2G IO芯粒的原型驗(yàn)證平臺(tái)，構(gòu)建開(kāi)放測(cè)試標(biāo)準(zhǔn)，賦能打通國(guó)產(chǎn)化芯片互聯(lián)互通的傳輸瓶頸。

首期聚焦ETH-X協(xié)議

構(gòu)建互聯(lián)芯粒驗(yàn)證平臺(tái)

實(shí)驗(yàn)室將基于ETH-X協(xié)議框架，使用基于Altera FPGA的板卡構(gòu)建小規(guī)模Scale Up集群，提供更接近于XPU真實(shí)部署線速性能的ETH-X協(xié)議硅前驗(yàn)證平臺(tái)。為了更好的模擬XPU計(jì)算芯粒和IO芯粒的互聯(lián)，創(chuàng)新性地采用UCIe over MAC技術(shù)采用兩片F(xiàn)PGA分別模擬計(jì)算和IO芯粒，展示跨芯粒的業(yè)務(wù)經(jīng)過(guò)UCIe的高效傳輸。

(圖：XPU with ETH-X Chiplet)

芯粒驗(yàn)證平臺(tái)將聚焦于以下Scale Up互聯(lián)實(shí)現(xiàn)中的核心技術(shù)領(lǐng)域：

1計(jì)算芯粒將流量在多個(gè)IO芯粒間進(jìn)行路徑狀態(tài)感知負(fù)載均衡

2XPU根據(jù)網(wǎng)絡(luò)擁塞狀態(tài)自適應(yīng)調(diào)整業(yè)務(wù)發(fā)送

3集群內(nèi)XPU的集合通信機(jī)制(包括交換機(jī)在網(wǎng)計(jì)算)

4探索XPU通信的有效事務(wù)序保證機(jī)制)

實(shí)驗(yàn)室成果發(fā)布計(jì)劃：

(實(shí)驗(yàn)室成果發(fā)布計(jì)劃)

實(shí)驗(yàn)室技術(shù)前瞻：

隨著Agent場(chǎng)景中多輪調(diào)用、長(zhǎng)上下文與工具鏈的普及，KV Cache的顯存占用被顯著放大。在大模型推理過(guò)程中，prefill階段偏重計(jì)算，而decode階段對(duì)內(nèi)存與延遲高度敏感，若二者爭(zhēng)搶有限的片上或卡上顯存，將引發(fā)首Token時(shí)延升高、XPU利用率下滑及跨節(jié)點(diǎn)數(shù)據(jù)搬運(yùn)開(kāi)銷(xiāo)激增等問(wèn)題。統(tǒng)一內(nèi)存池通過(guò)物理解耦與動(dòng)態(tài)按需分配，能夠?qū)崿F(xiàn)計(jì)算與內(nèi)存資源的彈性伸縮，有效提升系統(tǒng)吞吐并收斂長(zhǎng)尾延遲。面向下一代AI推理，亟需構(gòu)建無(wú)阻訪問(wèn)的統(tǒng)一內(nèi)存池，以打通GPU與內(nèi)存之間的通路，為大模型推理效率躍升奠定基礎(chǔ)。未來(lái)，實(shí)驗(yàn)室將圍繞IO芯粒作為協(xié)議調(diào)度樞紐，與產(chǎn)業(yè)上下游開(kāi)展XPU、內(nèi)存池與CPU等異構(gòu)算力之間的片間互聯(lián)探索，推動(dòng)統(tǒng)一內(nèi)存訪問(wèn)架構(gòu)落地，切實(shí)降低片間交互延遲。

面對(duì)下一代大模型的持續(xù)演進(jìn)，IO芯粒憑借其卓越的靈活性與可擴(kuò)展性，將為產(chǎn)業(yè)創(chuàng)新注入無(wú)限可能。奇異摩爾將攜手產(chǎn)業(yè)伙伴，以開(kāi)放共贏的姿態(tài)，加速構(gòu)建更解耦、更高效的智算基礎(chǔ)設(shè)施，共同探索異構(gòu)計(jì)算的前沿邊界，合力開(kāi)創(chuàng)智能計(jì)算的全新紀(jì)元。