三維 X-DRAM是三維 DRAM 技術領域的突破性進展，采用類三維 NAND 單元結構。該創(chuàng)新設計可依托改良型三維 NAND 工藝制造，大幅降低研發(fā)成本與技術難題。初代三維 X-DRAM 基于 1T0C 浮體單元技術?，F在有兩種全新的三維 X-DRAM 單元結構：1T1C 與 3T0C 單元結構。相較于初代 1T0C 設計，1T1C 結構可提升電荷保持能力，3T0C 結構則能夠實現電流檢測。新型單元結構集成銦鎵鋅氧化物（IGZO）溝道，具備更長的電荷保持時長與更低的刷新功耗。此外，該類新型結構可提供超高存儲容量與數據帶寬，滿足現代人工智能應用的性能需求。這三類單元結構相輔相成，能夠適配各大 DRAM 廠商多元化的技術發(fā)展路線，同時可兼容現有制造工藝與市場需求，具備獨特的應用優(yōu)勢。

由于在 10 納米工藝節(jié)點以下縮小電容面臨諸多技術難題，動態(tài)隨機存取存儲器（DRAM）的制程縮減已陷入關鍵瓶頸。盡管目前研發(fā)成熟的 DRAM 三維制造工藝存在巨大技術挑戰(zhàn)，但一體式三維 DRAM 陣列的研發(fā)需求已迫在眉睫。為攻克這些技術難題，我們研發(fā)出一種創(chuàng)新的存儲單元結構 —— 三維 X-DRAM，這是全球首款基于浮置單元（FBC）技術打造的類三維閃存（3D NAND）架構 DRAM。該存儲單元采用環(huán)形結構設計，可依托改良型三維閃存工藝實現量產，能夠堆疊數百層存儲單元，實現 128吉比特以上的存儲容量。

為適配市場商業(yè)化應用需求，NEO半導體在顛覆性的三維 X-DRAM 技術基礎上，拓展完善了全系列產品體系。鑒于主流 DRAM 廠商均以傳統單晶體管單電容（1T1C）單元結構研發(fā)三維 DRAM，公司針對性研發(fā)了三維 X-DRAM 的 1T1C 改良版本。該新型架構保留了類三維閃存的核心結構，既能兼容先進的半導體制造工藝，又可與現有 DRAM 技術發(fā)展路線無縫銜接。


圖 1 展示了基于三維 X-DRAM 存儲單元設計的基礎三維陣列結構。

該陣列由多條字線層與垂直位線構成，字線層與位線之間排布有 DRAM 存儲單元，且存儲單元與位線并聯連接，可實現高速隨機存取。這種環(huán)形存儲單元結構能夠適配類三維閃存的 “穿孔 — 填充” 工藝進行制造。該技術可同步完成所有層的存儲單元制備，有效提升存儲密度并降低生產成本。

1T1C 單元的工作過程（圖9）：(a) 為讀寫狀態(tài)。選中的字線施加電源電壓，使溝道導通，電荷可在位線與電容之間傳輸。(b) 為存儲狀態(tài)。字線施加負電壓，使溝道關斷。電容極板施加的電源電壓可穩(wěn)定儲存電容內的電荷，維持數據存儲。(c) 為單元選通狀態(tài)。該結構中，偶數字線（字線 2、字線 4）與譯碼電路相連，奇數字線施加負電壓，使對應溝道保持關斷狀態(tài)。由于每條偶數字線由相鄰兩個單元共用，數據可依托兩個單元共同存儲。該結構能夠有效擴大電容存儲容量，同時省去單元間的隔離層，大幅簡化制造工藝。

該結構的另一優(yōu)勢在于，施加負電壓的字線可有效隔離相鄰層的存儲單元，抑制字線耦合效應，解決動態(tài)隨機存儲器中常見的 “行擾動” 問題，避免因該問題引發(fā)的數據位翻轉與數據損壞故障。

3D X-DRAM 系列

3D X-DRAM 技術已發(fā)展為包含三種不同單元結構的系列產品，分別為 1T0C、1T1C 以及 3T0C。此類單元設計經過針對性優(yōu)化，可滿足各類 DRAM 產品的技術要求，同時適配不同應用方案對應的多樣化市場需求。圖 20 展示了三種 3D X-DRAM 存儲單元的對比概覽。



?1T1C 存儲單元：該類單元兼容主流動態(tài)隨機存取存儲器（DRAM）技術，可無縫融入現有三維動態(tài)隨機存取存儲器（3D DRAM）發(fā)展規(guī)劃。

?1T1C 與 3T0C 存儲單元：兩類單元均采用銦鎵鋅氧化物（IGZO）溝道，憑借銦鎵鋅氧化物極低的關斷漏電流特性，大幅延長數據保存時長。

?1T0C 與 3T0C 存儲單元：搭載電流感應機制，不僅適用于動態(tài)隨機存取存儲器應用場景，還能滿足新興的存算一體與人工智能（AI）領域的應用需求。

3D X-DRAM 1T0C（一個晶體管，零電容器）該單元采用浮體來存儲表示數據的電孔。浮體中的孔調制單元的閾值電壓，并在讀取操作期間實現電流感應，使其非常適合 DRAM 和內存計算（IMC）。



新的 1T1C 設計去除了頂部字線層以揭示單元的內部結構。這種單元巧妙地將一個晶體管和一個電容器集成到緊湊的單元結構中。晶體管溝道由薄的氧化物基半導體層組成，如 IGZO（銦鎵鋅氧化物）。IGZO 以其極低的過流而聞名，可以增強單元保持時間，或者單元也可以使用硅或多晶硅作為溝道材料。


3D X-DRAM 單元技術的另一種變體，稱為 3T0C（三個晶體管，零電容），這種創(chuàng)新單元結合了兩個 IGZO 層以增強性能，第一 IGZO 層耦合到字線層以形成第一溝道，其源極連接到金屬柵極，字線可以激活第一溝道以在金屬柵極中存儲電子。



當存儲的數據為 1（對應電壓 VDD）時，金屬柵極會激活由第二層 IGZO 層構成的第二溝道，使電流能夠在位線與源極線之間流動；當數據為 0（對應電壓 0V）時，金屬柵極會關閉第二溝道，阻止電流流通。讀取字線（Read Word Line）則負責激活第三溝道，從而實現數據讀取操作。

由于 3T0C 單元采用電流感應的工作機制，其在數據處理速度和功耗管理方面具備顯著優(yōu)勢，因此特別適合內存計算（In-Memory Computing） 和人工智能（AI） 這類對高速數據處理能力與高效能耗控制有極高要求的應用場景。

存儲密度對比

三維 XDRAM 單晶體管單電容（1T1C）單元與傳統二維 DRAM 之間的密度對比。三維 X-DRAM 通過增加堆疊層數來實現更高的存儲密度，而二維 DRAM 則依靠縮小單元尺寸來提升密度。據公開評估數據顯示，0a 工藝節(jié)點下的二維 DRAM 存儲密度可達 48 吉比特。

相比之下，三維 X-DRAM 的 1T1C 單元存儲密度可達 64 吉比特至 512 吉比特，對應堆疊層數為 64 層至 512 層。該技術突破了二維 DRAM 的尺寸縮小限制，持續(xù)拓展存儲密度的發(fā)展路線，使三維 XDRAM 成為高存儲密度應用場景下極具競爭力的替代方案。

帶寬對比

除提升存儲密度外，三維 X-DRAM 技術還能顯著提升高帶寬存儲器（HBM）的總線寬度。圖 19 展示了采用三維 X-DRAM 1T1C 架構的高帶寬存儲器與傳統高帶寬存儲器之間的總線寬度對比。受硅通孔（TSV）技術限制，目前的 HBM3E 僅支持 1K 位總線寬度，行業(yè)預測，到 2026 年，HBM4 將把總線寬度提升至 2K 位。

相比之下，三維 X-DRAM 獨特的陣列結構無需依賴硅通孔技術，可兼容混合鍵合工藝，能夠將總線寬度從 4K 位進一步拓展至 32K 位，帶寬提升幅度最高可達 16 倍，同時大幅降低功耗與熱量產生，為人工智能領域應用帶來顛覆性變革。

制造工藝

制造工藝 3D X-DRAM 可以使用 3D NAND 樣工藝制造，只需修改以適應 IGZO 和電容器形成。圖 12 突出顯示了制造 1T1C 的關鍵步驟：

1. 交替沉積多個導電層，如重摻雜多晶硅和犧牲層。2. 在導體層上進行濕法蝕刻以創(chuàng)建凹陷。3. 依次沉積介電層，然后是 IGZO 層?？梢詰醚跬嘶鸸に噥碚{整 IGZO 的電性能。4. 用絕緣體填充凹陷。5. 改革垂直位線孔并沉積金屬以填充位線孔。6. 去除犧牲sacrificial層，然后在空間的側壁上沉積介電層。隨后，沉積金屬以填充這些空間并形成字線層，完成 1T1C 單元結構。


該工藝提供了幾個優(yōu)點：1. 它只需要一個位線孔掩模，確保所有工藝步驟完全自對準。這消除了掩模之間的錯位問題，這對于 3D 陣列尤為關鍵。因此，該設計顯著提高了工藝良率，并實現了 300 多層的堆疊。2. 它同時處理所有層的單元，不同于依賴逐層方法的解決方案。這顯著降低了制造成本。3. 該工藝利用了成熟的 3D NAND 技術，確保了更快的開發(fā)周期和更大的可擴展性。