在7nm及以下節(jié)點上，臺積電的進展是最快的，今年量產(chǎn)7nm不說，最快明年4月份就要試產(chǎn)5nm EUV工藝了，不過這個節(jié)點的投資花費也是驚人的，臺積電投資250億美元建廠，5nm芯片設計費用也要比7nm工藝提升50%。

隨著聯(lián)電及GF相繼宣布停止14nm及7nm以下工藝的研發(fā)、投資，全球能夠研發(fā)、投資7nm及以下工藝的半導體公司就剩下臺積電、三星及英特爾了，其中英特爾的進度最慢，10nm工藝明年才能量產(chǎn)，臺積電今年則量產(chǎn)了7nm工藝的蘋果A12及華為麒麟980處理器。在7nm及以下節(jié)點上，臺積電的進展是最快的，今年量產(chǎn)7nm不說，最快明年4月份就要試產(chǎn)5nm EUV工藝了，不過這個節(jié)點的投資花費也是驚人的，臺積電投資250億美元建廠，5nm芯片設計費用也要比7nm工藝提升50%。

在7nm之后，臺積電將沖刺5nm工藝，為此臺積電將投資250億美元在***南科建設新的5nm晶圓廠Fab 18。根據(jù)臺積電之前公布的進度，5nm工藝量產(chǎn)時間，目標是2020年量產(chǎn)，進度順利的話則是2019年底。

日前臺積電更新了5nm工藝的進展，提出明年4月份即可風險試產(chǎn)5nm EUV工藝，這一節(jié)點的意義不僅僅是5nm工藝，還是臺積電第二代EUV工藝。在第二代7nm節(jié)點上臺積電首次使用EUV工藝(N7+)，不過這時候還只能處理4層光罩，5nm EUV工藝則會提升到14層。

臺積電指出，基于ARM的Cortex-A72核心，5nmEUV工藝能夠帶來14.7%-17.1%的速度提升，1.8到1.86倍密度提升，而N7+工藝則會帶來6-12%的能效提升、20%的密度提升，不過臺積電沒有提到N7+的性能提升。

臺積電已經(jīng)與Cadence等四家EDA合作伙伴達成了合作，提供后端設計的在線服務。目前5nm工藝的設計工作現(xiàn)在就可以開始，但是到11月份絕大多數(shù)EDA工藝才能達到0.9版的水平。此外，許多IP模塊也開始支持5nm工藝了，但是PCIe 4.0、USB 3.1之類的IP模塊要到明年6月份才能支持。

臺積電5nm工藝明年4月份試產(chǎn)是個好消息，但從另一方面來看更先進的工藝帶來的成本也在水漲船高，臺積電在5nm節(jié)點投資高達250億美元不說，5nm芯片的設計及IP授權費用也達到了2到2.5億美元，比7nm節(jié)點1.5億美元的費用大漲50%以上——這些數(shù)據(jù)是EETasisa報道的，實際上在不同的統(tǒng)計口徑中，設計先進工藝的芯片費用不等，之前就有消息稱7nm節(jié)點的芯片研發(fā)測試費用就高達3億美元了。

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