分頻器的設(shè)計(jì)-奇偶分頻

2的n次方分頻實(shí)現(xiàn)

如下電路可以實(shí)現(xiàn)對(duì)CLK的2分頻。原理很簡(jiǎn)單，上電復(fù)位先給寄存器一個(gè)初始值，然后只有在CLK上升沿CLK_DIV2才會(huì)翻轉(zhuǎn)一次。故CLK兩個(gè)上升沿之后，CLK_DIV2才完成兩次翻轉(zhuǎn)。

要實(shí)現(xiàn)2的n次方分頻可以通過(guò)復(fù)用n次這個(gè)電路。如下所示。

偶數(shù)倍分頻

方式一：如下所示。通過(guò)移位寄存器實(shí)現(xiàn)分頻。例如要實(shí)現(xiàn)2n倍分頻，則需要用n個(gè)寄存器。

優(yōu)點(diǎn)：不需要其它任何控制邏輯，只需要寄存器加一個(gè)反相器。

缺點(diǎn)：當(dāng)分頻倍數(shù)很大時(shí)，需要的寄存器也是倍增。當(dāng)然你也可以采用復(fù)用的方式去減少所需寄存器數(shù)目，例如，36分頻，可以做兩個(gè)6分頻器相連，則所需寄存器為6個(gè)，需要的寄存器數(shù)大大減少。

方式二：如下圖所示，通過(guò)計(jì)數(shù)器來(lái)實(shí)現(xiàn)分頻。比如，做一個(gè)2n分頻器，則計(jì)數(shù)器計(jì)數(shù)從0到n-1，CLK_DIV就翻轉(zhuǎn)一次。

代碼如下（分頻數(shù)為DIV_NUM=20）：

仿真波形：

奇數(shù)倍分頻

如上方式只能實(shí)現(xiàn)偶數(shù)倍分頻，是因?yàn)榧拇嫫鞫际窃?a href="http://www.brongaenegriffin.com/tags/時(shí)鐘/" target="_blank">時(shí)鐘CLK上升沿觸發(fā)的，因此DIV_CLK只能在上升沿去發(fā)生跳轉(zhuǎn)，這導(dǎo)致DIV_CLK必定只能是CLK的偶數(shù)倍分頻關(guān)系（CLK跳轉(zhuǎn)兩次，DIV_CLK才可能跳轉(zhuǎn)一次）。

奇數(shù)倍分頻的一種實(shí)現(xiàn)方式如下。一路計(jì)數(shù)器用CLK的非CLK_N控制，一路用CLK控制。最后將兩路的輸出分頻波形相亦或，得到最后的分頻輸出。如果難以理解可以對(duì)著最后的波形去看。

Verilog實(shí)現(xiàn)如下（分頻數(shù)為DIV_NUM=9）：

仿真波形如下：

思考

大家以上面的為基礎(chǔ)，思考一下占空比可調(diào)的分頻時(shí)鐘的實(shí)現(xiàn)。