Western Digital Corp.(NASDAQ：WDC)在RISC-V Summit大會上發(fā)表了三項創(chuàng)新的開源技術，專為支持Western Digital內部RISC-V架構開發(fā)專案，以及日益成長的RISC-V架構生態(tài)系統(tǒng)所設計的。

Western Digital技術長Martin Fink宣布為推動網(wǎng)絡儲存快取連貫性(cache coherent)與RISC-V架構指令集模擬器(Instruction Set Simulator)對應的開源標準，將計畫性開放新的RISC-V核心原始碼。這些創(chuàng)新技術將有助于加速業(yè)界發(fā)展新的專用化開源運算架構，以因應大數(shù)據(jù)(Big Data)與快數(shù)據(jù)(Fast Data)的環(huán)境。近來Western Digital積極協(xié)助推廣RISC-V架構生態(tài)系統(tǒng)，穩(wěn)健地朝向將10億個核心處理器移轉至RISC-V架構的預定目標前進。

Western Digital的RISC-V SweRV Core。

Western Digital技術長Martin Fink指出，隨著大數(shù)據(jù)和快數(shù)據(jù)應用不斷增加，若要從現(xiàn)今各式以數(shù)據(jù)為中心的應用程序中發(fā)掘出數(shù)據(jù)的真正價值，專用化技術則是不可或缺的關鍵。Western Digital的SweRV Core與全新透過網(wǎng)絡構造的快取連貫性技術，展現(xiàn)了讓數(shù)據(jù)更貼近運算處理的強大可行性。這些規(guī)劃性對開源社群的發(fā)展貢獻以及RISC-V架構的持續(xù)投入，可加速合作創(chuàng)新與數(shù)據(jù)導向的發(fā)展并帶來令人驚艷的潛力。

Western Digital計畫將開放其采用雙向超純量(superscalar)設計的全新RISC-V SweRV Core原始碼。Western Digital的RISC-V SweRV Core是一個32位元、9階管線的核心，可同時加載并執(zhí)行多個指令以縮短程序執(zhí)行時間。它是一個精簡、循序執(zhí)行的核心，執(zhí)行速度4.9 CoreMarks/Mhz，其低功耗的設計可在28mm CMOS制程技術下提供高達1.8Ghz的時脈。Western Digital計畫將SweRV Core納入內部各種嵌入式設計中。將該核心原始碼對開源社群開放，預期將可帶動新的以數(shù)據(jù)為中心的應用發(fā)展。

Western Digital的OmniXtend則是一個新的開源技術，可透過網(wǎng)絡結構實現(xiàn)快取連貫性儲存。這套存儲器導向的系統(tǒng)架構所提供的開源接口標準可讓多個處理器、機器學習加速器、繪圖處理器(GPU)、FPGA及其它元件存取與分享數(shù)據(jù)。這是一個能夠有效率的讓持續(xù)存儲器附屬到處理器的開源解決方案，并有潛力發(fā)展成可支持未來運算、儲存、存儲器與I/O元件連接的進階構造。

此外，Western Digital亦推出一套開源SweRV指令集模擬器(SweRV ISS)，為使用RISC-V核心的開發(fā)人員提供了完整的測試平臺。Western Digital利用SweRV ISS執(zhí)行超過100億個指令來嚴格模擬與驗證SweRV Core，也期望SweRV Core和SweRV ISS將有助于業(yè)界加速采用開源指令集架構。

IDC技術與半導體部門計畫副總裁Mario Morales表示，速度、數(shù)據(jù)量與強力運算對于邊緣和終端運算來說，已不再是絕對成功的方程序。隨著越來越多數(shù)據(jù)朝終端移動以進行實時運算和推論，采用可彈性組態(tài)的架構將更能滿足繁重且經常變動的應用工作負載，尤其是人工智能和物聯(lián)網(wǎng)相關應用。能源效率、可組態(tài)性以及低功耗，將成為邊緣與終端運算架構的關鍵要素。