RISC-V作為一種開源指令集架構(gòu)（ISA），近年來在全球范圍內(nèi)迅速崛起，有望重塑半導(dǎo)體產(chǎn)業(yè)格局。從芯片設(shè)計公司到軟件開發(fā)商，從學(xué)術(shù)研究機構(gòu)到行業(yè)巨頭，都在積極探索RISC-V的應(yīng)用和創(chuàng)新。

Omdia發(fā)文稱，最近三年，越來越多的RISC廠商進入RISC-V，含RISC-V技術(shù)的處理器加速器以驚人的速度增長，2020年至2024年間復(fù)合年增長率（CAGR）達(dá)到75%。到2030年，Omdia預(yù)計年增長率將可持續(xù)接近50%。這相當(dāng)于從2020年至2030年的10年間年增長率約為57%。

在此趨勢下，產(chǎn)業(yè)鏈企業(yè)齊頭涌入RISC-V賽道，作為國內(nèi)少有的具備服務(wù)器級高性能處理器全棧研發(fā)能力的企業(yè)，北京微核芯科技有限公司（以下簡稱“微核芯”）深耕RISC-V架構(gòu)，通過技術(shù)創(chuàng)新和生態(tài)建設(shè)，助力中國芯片產(chǎn)業(yè)實現(xiàn)彎道超車。

選擇RISC-V：打破壟斷的創(chuàng)新之路

如果只做低端的IoT芯片，無法撼動X86和ARM的生態(tài)地位。在2025慕尼黑上海電子展期間，微核芯CEO郇丹丹告訴媒體，高性能計算場景才是打開RISC-V市場空間的關(guān)鍵。“過去RISC-V大多都是面向AIoT領(lǐng)域，低成本低性能領(lǐng)域已經(jīng)是紅海市場，作為新興指令集的RISC-V產(chǎn)業(yè)要想發(fā)展壯大，只有伴隨著數(shù)據(jù)中心在高性能領(lǐng)域（服務(wù)器、AI計算）的新興應(yīng)用成長才是打開市場空間的關(guān)鍵?！?/p>

與傳統(tǒng)X86和ARM的“通用冗余”不同，RISC-V 指令集的微架構(gòu)能夠在開放生態(tài)基礎(chǔ)上實現(xiàn)模塊化可擴展，并與行業(yè)級應(yīng)用結(jié)合，具備高度靈活性且可定制這些優(yōu)勢。不僅不會像其他私有指令集成為各大企業(yè)發(fā)展的限制和約束，更會成為企業(yè)獲得掌控自身軟硬件協(xié)同發(fā)展的關(guān)鍵所在。

“我們始終很看好開源RISC-V指令集，因為其能夠使中國處理器發(fā)展在生態(tài)上形成產(chǎn)業(yè)合力。”郇丹丹表示。與傳統(tǒng)指令集相比，RISC-V 的優(yōu)勢是：

1、開源+中立的全新生態(tài)；

2、市場與生態(tài)共同定義標(biāo)準(zhǔn)；

3、從指令-微架構(gòu)/IP-芯片-軟件端具備定義自由度及創(chuàng)新基礎(chǔ)。

“未來各行業(yè)都存在這樣的需求，市場空間巨大。我們認(rèn)為 RISC-V 在數(shù)據(jù)中心服務(wù)器領(lǐng)域最適合的切入方式就是先進入行業(yè)應(yīng)用市場，再以通用的方式進入到公有云領(lǐng)域。”

技術(shù)突破：架構(gòu)創(chuàng)新彌補工藝限制

當(dāng)國際大廠競逐3nm工藝時，微核芯選擇在12/7nm這一“落后兩代”的國內(nèi)可控工藝上發(fā)力。其秘訣就在于“在指令集、微架構(gòu)、高速互連、SoC框架、軟件優(yōu)化多個層面進行深度優(yōu)化，以‘硬加速’代替通用處理器的‘軟加速’，在供應(yīng)鏈?zhǔn)芟薜募s束下做到比ARM/X86更具性價比或性能功耗比的芯片產(chǎn)品?！臂ǖさふf道，“這樣的事情是ARM/X86無法做到的?！?/p>

目前，微核芯的高性能處理器核性能可以對標(biāo)ARM的服務(wù)器端處理器N2的性能。郇丹丹介紹說：“從服務(wù)器的技術(shù)路線看，我們基于可控工藝研發(fā)高性能處理器，確保后期量產(chǎn)的可行性，以逐步深入的關(guān)鍵模塊定制設(shè)計解決服務(wù)器芯片的性能瓶頸，達(dá)到國際先進處理器性能水平。提供完整的服務(wù)器系統(tǒng)解決方案，包括高性能CPU核+NoC多核互連+SoC架構(gòu)，結(jié)合 Chiplet技術(shù)，降低服務(wù)器芯片的設(shè)計制造成本，加快芯片研發(fā)迭代速度?！?/p>

在架構(gòu)創(chuàng)新方面，憑借微核芯技術(shù)團隊在全棧自研能力+與應(yīng)用深度結(jié)合的經(jīng)驗，微核芯在技術(shù)上覆蓋高性能處理器開發(fā)的各個領(lǐng)域，覆蓋處理器的架構(gòu)設(shè)計、驗證、物理實現(xiàn)和軟件全過程，做到了處理器核+多核互連NOC+SoC全部自研。單核性能達(dá)15分/GHz，即ARM服務(wù)器級處理器核的性能水平。NOC支持多核處理器互連，硬件支持Cache一致性，CHI協(xié)議多核可擴展。

其次，利用涵蓋芯片研制全過程的高性能處理器敏捷開發(fā)平臺，把處理器分解為各個參數(shù)可配置可調(diào)整的規(guī)則化模塊，并預(yù)先進行了高性能實現(xiàn)?！斑@樣，在這套敏捷開發(fā)平臺的基礎(chǔ)上，我們就可以根據(jù)應(yīng)用需求進行微架構(gòu)層面的優(yōu)化裁剪，并能夠做到快速修改快速驗證快速實現(xiàn)，最大程度縮短芯片的設(shè)計周期，加快芯片的上市時間?！?/p>

商業(yè)落地：做X86/ARM想做又做不了的事

中國當(dāng)前面對供應(yīng)鏈封鎖的現(xiàn)狀，也是中國RISC-V產(chǎn)業(yè)的發(fā)展機遇?！肮?yīng)鏈的受限就意味著要從市場需求出發(fā)不斷打磨芯片設(shè)計和實現(xiàn)的能力?！臂ǖさぶ赋觯癛ISC-V平臺非常適合與企業(yè)應(yīng)用進行深度結(jié)合，RISC-V徹底實現(xiàn)了用戶能夠自主掌握自己對于未來軟硬件架構(gòu)定義的權(quán)力?！?/p>

然而，商業(yè)化落地是RISC-V企業(yè)面臨的最大挑戰(zhàn)之一。微核芯的策略是“與應(yīng)用深度結(jié)合，去做X86和ARM想做又做不了的事。”

在郇丹丹看來，RISC-V商業(yè)化落地的挑戰(zhàn)在于兩大關(guān)鍵環(huán)節(jié)：?生態(tài)信心構(gòu)建?與?差異化賽道突破?。一方面需要建立企業(yè)對于RISC-V產(chǎn)業(yè)的信心，這依靠生態(tài)環(huán)境的互相幫助、技術(shù)上的檢驗和政策上的引導(dǎo)等“多管齊下”；另一方面，需要找尋一個RISC-V能夠進入，且與X86/ARM相比可以做得更好的行業(yè)機會，比如在數(shù)據(jù)中心的高性能部分，尤其是服務(wù)器和AI計算，RISC-V架構(gòu)的處理器具備開放性和模塊化設(shè)計，能很好地適應(yīng)各種不同的使用場景，還能提供既高效又低成本的解決方案。

“對于我們來說打造一個開放性的定制平臺，在確保有足夠的需求，足夠的市場空間的情況下，我們對這個應(yīng)用領(lǐng)域進行適度優(yōu)化做出來的結(jié)果，我們相信它是具備相當(dāng)?shù)氖袌龈偁幜Φ??！臂ǖさと缡钦f。

微核芯不僅專注于高性能芯片的研發(fā)，還通過定制化服務(wù)，為行業(yè)客戶提供從指令集優(yōu)化、微架構(gòu)調(diào)整到軟件適配的全套解決方案。目前，微核芯已經(jīng)可以商業(yè)化交付的三個系列處理器核，SPEC CPU2006分值分別為10分/GHz、13分/GHz和15分/GHz，對標(biāo)ARM A78、ARM N1和N2，“通過定制化模式，可以根據(jù)用戶需求進行選擇或進一步優(yōu)化，與用戶深度結(jié)合，共同定義和優(yōu)化芯片設(shè)計，從而做到更為優(yōu)化的性價比或性能功耗比?！?/p>

微核芯的市場策略也體現(xiàn)了其對生態(tài)建設(shè)的重視。公司通過與多家互聯(lián)網(wǎng)頭部企業(yè)在存儲服務(wù)器和DPU等領(lǐng)域的合作，逐步構(gòu)建起RISC-V的行業(yè)應(yīng)用生態(tài)，從特定行業(yè)領(lǐng)域出發(fā)，再進入到公有云領(lǐng)域。

面向未來：AI與RISC-V的深度融合

在人工智能時代，微核芯也在積極探索RISC-V與AI的深度融合，在其看來，RISC-V與AI類似，均屬于普適技術(shù)，一旦與應(yīng)用進行深度結(jié)合就會迸發(fā)出無窮的力量。從基礎(chǔ)算力和生態(tài)建設(shè)的角度來說，在供應(yīng)鏈?zhǔn)芟薜那闆r下,我們希望做的是AI與具體應(yīng)用場景的深度結(jié)合。

微核芯的AI布局重點在于自動駕駛、機器人等新興領(lǐng)域，這些應(yīng)用場景對芯片的綜合性能、功耗和響應(yīng)速度提出了極高的要求，需要高能效比和低延遲的算力，RISC-V高性能處理器目前是一個比較新也比較熱的方向。

郇丹丹認(rèn)為，中國AI芯片的發(fā)展需要根據(jù)應(yīng)用需求，合理優(yōu)化定制芯片在極致通用和極致專用之間做到平衡。這種平衡的實現(xiàn)，不僅需要對芯片架構(gòu)的深刻理解，還需要對應(yīng)用需求的精準(zhǔn)把握。

CPU與AI（或GPGPU）的結(jié)合是未來芯片設(shè)計的關(guān)鍵，其中CPU主要執(zhí)行控制流，而AI或GPGPU主要執(zhí)行數(shù)據(jù)流。而在實際應(yīng)用中往往是兩者的結(jié)合，需要根據(jù)不同的應(yīng)用場景進行優(yōu)化配比。為了實現(xiàn)高效的芯片系統(tǒng)解決方案，必須深度結(jié)合應(yīng)用需求與芯片設(shè)計，特別是要設(shè)計好CPU與AI之間的協(xié)同框架。此外，軟硬件協(xié)同設(shè)計至關(guān)重要，需要從應(yīng)用角度出發(fā)，對應(yīng)用需求、計算框架、數(shù)據(jù)流和控制流進行深入分解和優(yōu)化。

為此，微核芯提出了三個層次的CPU+AI協(xié)同框架：

1）SoC框架內(nèi)AI加速模塊的集成：AI執(zhí)行效率高，但應(yīng)對未來應(yīng)用適應(yīng)性較差，且與控制流結(jié)合較弱，僅在內(nèi)存層面與CPU交互。

2）CPU層面的AI指令擴展：應(yīng)用適應(yīng)性最佳，但AI執(zhí)行效率最低，適合控制流為主、數(shù)據(jù)流為輔的特殊應(yīng)用領(lǐng)域。

3）CPU框架內(nèi)AI協(xié)處理器設(shè)計：結(jié)合了高性能CPU的控制流執(zhí)行能力和AI協(xié)處理器AI執(zhí)行效率高的優(yōu)勢，是未來AI芯片的發(fā)展趨勢。

微核芯認(rèn)為，第三種方案能夠更好地平衡控制流與數(shù)據(jù)流的處理需求，是未來AI芯片設(shè)計的核心方向。且基于第三種方案，也能同時與其他兩種方案結(jié)合，以適應(yīng)不同的應(yīng)用領(lǐng)域。

微核芯的故事不僅是一家企業(yè)的成長歷程，更是國產(chǎn)芯片企業(yè)從技術(shù)跟隨到架構(gòu)引領(lǐng)的縮影。在未來的市場競爭中，微核芯將繼續(xù)發(fā)揮其技術(shù)優(yōu)勢，推動RISC-V技術(shù)與更多應(yīng)用場景的深度融合，為產(chǎn)業(yè)的多元化和自主可控發(fā)展帶來更多的可能性。

來源：芯師爺

審核編輯 黃宇