在智能機(jī)性能越來(lái)越強(qiáng)悍的今天，最核心的處理器就變得尤為重要。其實(shí)從上世紀(jì)70年代起，處理器發(fā)展的速度就沒(méi)有停下來(lái)過(guò)，從最初的180nm工藝到現(xiàn)在的14nm、7nm工藝，可以說(shuō)制作工藝的進(jìn)步帶給了CPU更多進(jìn)化的可能。

然而到了7nm以后，很多在 1Xnm大放異彩的半導(dǎo)體公司都在7nm制程處遭遇到了苦頭，AMD御用代工廠商GF宣布無(wú)限期延期7nm制程工藝，英特爾的10nm制程更是跳票到2019年。目前僅剩下的7nm工藝也只有臺(tái)積電能夠在現(xiàn)階段實(shí)現(xiàn)量產(chǎn)。今天與非網(wǎng)小編就來(lái)與大家探討一些關(guān)于7nm工藝制程的問(wèn)題。

也許有的看官還云里霧里，等會(huì)兒，先告訴我這個(gè)XX nm到底是啥意思？別急，下面就來(lái)說(shuō)了。

XX nm制造工藝是什么概念？芯片的制造工藝常常用90nm、65nm、40nm、28nm、22nm、14nm來(lái)表示?，F(xiàn)在的CPU內(nèi)集成了以億為單位的晶體管，這種晶體管由源極、漏極和位于他們之間的柵極所組成，電流從源極流入漏極，柵極則起到控制電流通斷的作用。

所謂的XX nm其實(shí)指的是，CPU上形成的互補(bǔ)氧化物金屬半導(dǎo)體場(chǎng)效應(yīng)晶體管柵極的寬度，也被稱為柵長(zhǎng)。

柵長(zhǎng)越短，則可以在相同尺寸的硅片上集成更多的晶體管——Intel曾經(jīng)宣稱將柵長(zhǎng)從130nm減小到90nm時(shí)，晶體管所占面積將減小一半；在芯片晶體管集成度相當(dāng)?shù)那闆r下，使用更先進(jìn)的制造工藝，芯片的面積和功耗就越小，成本也越低。

柵長(zhǎng)可以分為光刻?hào)砰L(zhǎng)和實(shí)際柵長(zhǎng)，其中光刻?hào)砰L(zhǎng)是由光刻技術(shù)所決定的。

由于在光刻中光存在衍射現(xiàn)象以及芯片制造中還要經(jīng)歷離子注入、蝕刻、等離子沖洗、熱處理等步驟，因此會(huì)導(dǎo)致光刻?hào)砰L(zhǎng)和實(shí)際柵長(zhǎng)不一致的情況。

另外，同樣的制程工藝下，實(shí)際柵長(zhǎng)也會(huì)不一樣，比如雖然三星也推出了14nm制程工藝的芯片，但其芯片的實(shí)際柵長(zhǎng)和Intel的14nm制程芯片的實(shí)際柵長(zhǎng)依然有一定差距。

實(shí)現(xiàn)7nm制程工藝為什么這么困難？在討論7nm制程難度的時(shí)候，我們需要普及一個(gè)量子力學(xué)上的概念，這樣子可以有助于我們理解為什么低制程的成本急劇提升，那就是量子隧穿效應(yīng)。

在量子力學(xué)里，量子隧穿效應(yīng)指的是，像電子等微觀粒子能夠穿入或穿越位勢(shì)壘的量子行為，盡管位勢(shì)壘的高度大于粒子的總能量。在經(jīng)典力學(xué)里，這是不可能發(fā)生的，但使用量子力學(xué)理論卻可以給出合理解釋。

如果通俗點(diǎn)來(lái)講，就是說(shuō)制程工藝到一定程度下，電路與電路之間的距離降低到一定程度就會(huì)出現(xiàn)量子隧穿效應(yīng)，這些電子呈現(xiàn)的是一種我們所不知道的規(guī)律進(jìn)行運(yùn)動(dòng)，于是這些不可控制的電子造成了半導(dǎo)體的漏電率急劇上升，有太多的能源被浪費(fèi)在控制電子運(yùn)動(dòng)上，自然不能發(fā)揮晶體管應(yīng)該有的性能，宏觀上表現(xiàn)為處理器的發(fā)熱量增加，但是性能沒(méi)有太大的變化。

然后我們?cè)賮?lái)討論一下現(xiàn)階段有哪些存在的問(wèn)題：

首先從本質(zhì)上來(lái)說(shuō)，7nm已經(jīng)是物理極限。縮短晶體管柵極的長(zhǎng)度可以使CPU集成更多的晶體管或者有效減少晶體管的面積和功耗，并削減CPU的硅片成本。

正是因此，CPU生產(chǎn)廠商不遺余力地減小晶體管柵極寬度，以提高在單位面積上所集成的晶體管數(shù)量。

不過(guò)這種做法也會(huì)使電子移動(dòng)的距離縮短，容易導(dǎo)致晶體管內(nèi)部電子自發(fā)通過(guò)晶體管通道的硅底板進(jìn)行的從負(fù)極流向正極的運(yùn)動(dòng)，也就是漏電。而且隨著芯片中晶體管數(shù)量增加，原本僅數(shù)個(gè)原子層厚的二氧化硅絕緣層會(huì)變得更薄進(jìn)而導(dǎo)致泄漏更多電子，隨后泄漏的電流又增加了芯片額外的功耗。

其次，工藝的精度已經(jīng)趨近于傳統(tǒng)***的極限，極紫外***還無(wú)法用于大規(guī)模量產(chǎn)。傳統(tǒng)***的波長(zhǎng)為193nm，通過(guò)浸液的方式可以使波長(zhǎng)進(jìn)一步縮短，再加上多次曝光的輔助，已經(jīng)走到了14nm?？墒堑搅?nm，這種方法光刻出來(lái)的線條誤差越來(lái)越大，越來(lái)越難以控制。我們可以通過(guò)下圖對(duì)比傳統(tǒng)***和極紫外***的實(shí)際效果圖，可以看出，傳統(tǒng)光刻的方法誤差確實(shí)很大。這種情況下，想要良率滿足要求是極為困難的。

線寬逼近極限帶來(lái)的電阻電容增大變得不可忽視，我們知道同樣材質(zhì)的前提下，越細(xì)的導(dǎo)線電阻越大。因此當(dāng)工藝進(jìn)入7nm，線上電阻已經(jīng)變得非常大，Intel不得已采用貴技術(shù)釕來(lái)解決這個(gè)問(wèn)題。除此之外，由于FinFET的Fin越來(lái)越小，控制其流過(guò)的電流也越來(lái)越困難。因此，不得已采用了增加Fin的高度來(lái)增強(qiáng)控制，可是這樣又帶來(lái)晶體管的電容更大從而速度變慢。下圖展示了不同工藝的晶體管的各種參數(shù)，可以看出隨這工藝升級(jí)，F(xiàn)in的寬高比越來(lái)越大。

EDA工具支持的支持尚不完善，雖然每代工藝都會(huì)遇到此類問(wèn)題，但是14nm/7nm工藝恰逢EDA工具尤其是后端設(shè)計(jì)工具更新?lián)Q代，兩個(gè)主流軟件廠商均發(fā)布了所謂的次世代EDA工具。各種引擎的升級(jí)導(dǎo)致工具的bug數(shù)直線上升，而工藝帶來(lái)的的挑戰(zhàn)需要工具不斷升級(jí)并增加性的功能，助長(zhǎng)了工具開(kāi)發(fā)和使用方面的挑戰(zhàn)。

設(shè)計(jì)上的難度大幅增加，各個(gè)芯片設(shè)計(jì)公司希望通過(guò)工藝升級(jí)獲得更高的性能，更低的功耗和更小的芯片面積?？墒?nm在設(shè)計(jì)方面提出了更高的挑戰(zhàn)。為了滿足工藝廠商的生產(chǎn)規(guī)則，在設(shè)計(jì)階段增加了大量的硬性規(guī)則，給芯片設(shè)計(jì)尤其是后端設(shè)計(jì)增加的很大難度。比如使用金屬層上，對(duì)于底層金屬，幾乎是只能按照特定的pattern和方向使用，變通性大大降低。

7nm擂臺(tái)，參與者僅剩三家

目前還在追求7nm制程工藝的廠商僅剩臺(tái)積電，英特爾以及三星三家廠商。芯片代工講究的是規(guī)模效應(yīng)，前期投入的資金需要通過(guò)大量的芯片來(lái)平攤巨額的研發(fā)成本，同時(shí)芯片代工行業(yè)也是一個(gè)商業(yè)行為，企業(yè)追求是利潤(rùn)，如果沒(méi)有利潤(rùn)，賠本的買賣相信大家都不愿意長(zhǎng)期干下去。

在這個(gè)贏者通吃的行業(yè)中，像臺(tái)積電憑借著率先實(shí)現(xiàn)的7nm工藝獲得了大量的訂單，而AMD也已經(jīng)宣布未來(lái)的Zen 2和Navi顯卡將會(huì)讓臺(tái)積電進(jìn)行代工，海量的訂單滿足了臺(tái)積電的7nm胃口，自然可以分?jǐn)偩揞~研發(fā)費(fèi)用，同時(shí)還能賺取大量的利潤(rùn)進(jìn)行更進(jìn)一步的制程工藝中來(lái)，這種良性循環(huán)也讓臺(tái)積電的財(cái)報(bào)節(jié)節(jié)攀升。

作為擁有完整IC設(shè)計(jì)的三星和英特爾自然擁有大量的芯片需求來(lái)滿足自己的芯片代工行業(yè)。即使沒(méi)有代工，他們同樣可以自主滿足7nm工藝制程的產(chǎn)能。

而其他的芯片代工企業(yè)恐怕就過(guò)得不那么舒服了，例如格羅方德先進(jìn)制程制造公司，沒(méi)有了AMD最新的Zen 2以及Navi顯卡的訂單，自然推廣7nm制程的動(dòng)力就小了很多。沒(méi)有訂單也沒(méi)有利潤(rùn)，導(dǎo)致沒(méi)有足夠的研發(fā)資金投入到先進(jìn)制程工藝的研發(fā)中去。這樣周而復(fù)始，自然也就退出了芯片行業(yè)的競(jìng)爭(zhēng)中來(lái)。而整個(gè)芯片行業(yè)也伴隨著門檻的提升處于寡頭化的情形，除非有黑科技大幅降低先進(jìn)制程的制造成本，玩得轉(zhuǎn)現(xiàn)在和未來(lái)芯片代工的最終還是那幾個(gè)科技巨頭。

三大巨頭的7nm制程現(xiàn)狀

據(jù)悉，臺(tái)積電預(yù)計(jì)將在2019年3月底開(kāi)始量產(chǎn)7nmEUV工藝，EUV全稱Extreme Ultraviolet Lithography，也就是極紫外光刻。此舉將推動(dòng)臺(tái)積電的7nm芯片總銷量占比提升至25%。同時(shí)消息人士指出，臺(tái)積電有望在2019年第二季度開(kāi)始5nm風(fēng)險(xiǎn)試產(chǎn)，值得一提的是，5nm的整個(gè)代際都將基于EUV工藝部署。臺(tái)積電首席執(zhí)行官CC Wei此前也透露，預(yù)計(jì)將在2019年上半年流片5nm，并在2020年上半年量產(chǎn)。

為與臺(tái)積電一較高下，三星 7nm 不走尋常套路，也就是像臺(tái)積電所選擇的作法，使用 DUV機(jī)臺(tái)，但通過(guò)多重曝光的方式搞定，后期再導(dǎo)入 EUV 機(jī)臺(tái)來(lái)降低成本并提高性能。三星一開(kāi)始就會(huì)導(dǎo)入 EUV ，目標(biāo)是把 7nm工藝的成本控制一步到位，創(chuàng)造更好的市場(chǎng)誘因。

然而 EUV 機(jī)臺(tái)的調(diào)整難度極高，三星雖然前些時(shí)候宣布有所突破，但2018年主要還是試產(chǎn)，自家 7nm Exynos 方案雖有機(jī)會(huì)在 2018 年底提早量產(chǎn)，但因?yàn)轭A(yù)期良率低，肯定還是滿足不了自家手機(jī)的需求，因此還是有一大部分的芯片必須求助高通，而高通此時(shí)與蘋果幾乎同時(shí)搶進(jìn)臺(tái)積電的產(chǎn)能，相較于三星的窘迫，憑借臺(tái)積電的優(yōu)秀良率與產(chǎn)能布局，對(duì)三星和其他客戶的需求也就更能從容應(yīng)付。

根據(jù)三星高管所說(shuō)，他們?cè)?019年下半年會(huì)量產(chǎn)7nm EUV工藝，2021年則會(huì)量產(chǎn)更先進(jìn)的3nm GAA工藝。

而牙膏廠英特爾，目前10nm工藝還沒(méi)量產(chǎn)，要到今年底才能首先出貨移動(dòng)版10nm冰湖處理器，2020年才有可能大規(guī)模量產(chǎn)桌面版、服務(wù)器版，但是下下代7nm EUV工藝會(huì)吸取10nm工藝上的教訓(xùn)，不會(huì)盲目追求高指標(biāo)，量產(chǎn)進(jìn)度會(huì)比10nm更順利（希望如此），而工廠建設(shè)、設(shè)備安裝調(diào)試需要兩三年的時(shí)間，英特爾的7nm EUV工藝量產(chǎn)要到2021-2022年才有可能了。

目前在制造工藝上，中國(guó)與世界先進(jìn)工藝節(jié)點(diǎn)依然存在較大差距。對(duì)于現(xiàn)在的中國(guó)半導(dǎo)體產(chǎn)業(yè)而言，是花費(fèi)巨大人力物力財(cái)力去探索突破7nm物理極限，還是將現(xiàn)有工藝實(shí)現(xiàn)量產(chǎn)是值得鄭重考慮的問(wèn)題。在與非網(wǎng)小編看來(lái)，相對(duì)于耗費(fèi)大量資源去研發(fā)新材料突破7nm物理極限，還不如腳踏實(shí)地地解決現(xiàn)實(shí)問(wèn)題。