乘法器是眾多數(shù)字系統(tǒng)中的基本模塊。從原理上說它屬于組合邏輯范疇：但從工程實際設(shè)計上來說，它往往會利用時序邏輯設(shè)計的方法來實現(xiàn)，屬于時序邏輯的范疇。

通過這個實驗使大家能夠掌握利用FPGA/CPLD設(shè)計乘法器的思想，并且能夠?qū)⑽覀冊O(shè)計的乘法器應(yīng)用到實際工程中。乘法器的設(shè)計方法有兩種：組合邏輯設(shè)計方法和時序邏輯設(shè)計方法。采用經(jīng)合邏輯設(shè)計方法，電路事先將所有的乘積項全部計算出來，最后加法運算。采用時序邏輯設(shè)計方法，電路將部分已經(jīng)得到的乘積結(jié)果右移，然后與乘積項相加并保存和值，反復(fù)迭代上述步驟直到計算出最終乘積。

在該實驗中就是要利用時序邏輯設(shè)計方法來設(shè)計-一個16位乘法器，既然是利用時序邏輯設(shè)計方法那么就得利用時鐘信號控制乘法器運算。用時序邏輯設(shè)計方法與用組合邏輯設(shè)計方法比較，它有什么好處呢？利用時序邏輯設(shè)計方法可以使整體設(shè)計具備流水線結(jié)構(gòu)的特征，能適用在各種實際工程設(shè)計中。

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