AI算法芯片化已是大勢所趨

近年來，人工智能（AI）產(chǎn)業(yè)發(fā)展十分迅速，涌現(xiàn)出了一大批的AI算法初創(chuàng)公司，與此同時谷歌、BAT等互聯(lián)網(wǎng)公司也紛紛殺入，但是隨著AI技術(shù)的逐步成熟，這個領(lǐng)域的競爭變得越來越激烈。

特別是在谷歌、百度等廠商將很多AI算法及工具開源之后，開發(fā)AI算法及應(yīng)用的門檻開始大幅降低，與此同時很多AI算法廠商還紛紛將一些基礎(chǔ)的AI算法能力免費向開發(fā)者提供，比如百度將其語音AI能力免費開放，虹軟也將其基礎(chǔ)的視覺AI能力免費對外開放。這些都加劇了AI算法市場的競爭。

為了進一步提升自身的競爭力，越來越多的AI算法廠商開始紛紛進入半導(dǎo)體領(lǐng)域，不再選擇第三方的芯片作為載體，而是將“算法芯片化”，打造更為適合自己需求的，更具能效的，具有自主IP（知識產(chǎn)權(quán)）的專用型AI芯片，用以替代第三方的芯片。

以國外廠商為例，Google很早就推出了自研的TPU；2017年，Intel以150多億美金收購了ADAS/自動駕駛AI芯片及解決方案廠商Mobileye，此外還收購了AI芯片公司Movidius；2018年，亞馬遜也曝光了自己的云端AI芯片；不久前，特斯拉也推出了自己的自動駕駛AI芯片。

在國內(nèi)市場也同樣如此，在過去的一年，我們可以看到，百度發(fā)布了自己的云端AI芯片“昆侖”，云知聲、Rokid、云天勵飛等AI算法廠商都推出了基于自己算法定制的AI芯片。

顯然，對于AI算法廠商來說，自己來做AI芯片或模組，一方面可以脫離單純的AI算法授權(quán)的商業(yè)模式，脫離AI算法領(lǐng)域的激烈競爭，通過向產(chǎn)業(yè)鏈上下游延伸，拉高競爭壁壘，同時可以提升自身的核心競爭力，推動生態(tài)建設(shè)，加速AI算法的產(chǎn)品化落地。

但是，對于大多數(shù)的AI算法廠商來說，由于缺乏半導(dǎo)體芯片的研發(fā)人才積累、技術(shù)積累和經(jīng)驗積累，這也使得他們在將AI算法芯片化的過程中會遇到非常多的難題和挑戰(zhàn)。

針對這這一趨勢，全球知名的EDA工具及IP廠商新思科技（Synopsys）早前就推出了一套能夠?qū)崿F(xiàn)專用指令集處理器（ASIP）開發(fā)流程自動化的工具——ASIP Designer，可以助力AI算法廠商快速高效的實現(xiàn)“算法芯片化”。

什么是ASIP？

ASIP即“專用指令集處理器（內(nèi)核）”，是針對特定應(yīng)用場景的功能需求而設(shè)計的一類“指令集處理器”。與之相對的是，比如Arm的Cortex CPU內(nèi)核則是屬于“通用型指令集處理器”。相對于“通用型指令集處理器”，ASIP在特定應(yīng)用場景下可以獲得更為出色的性能、面積、功耗和成本等競爭優(yōu)勢。

這里需要區(qū)別的是，ASIP并不等于專用型處理器ASIC，我們通常所說的ASIC芯片是一個完整的芯片，其不僅包括針對特定算法設(shè)計或優(yōu)化的內(nèi)核，還包括了外圍的電路、接口等等。

ASIP有何優(yōu)勢？

對于算法廠商來說，雖然市場上有很多現(xiàn)成的處理器內(nèi)核可選，但為了覆蓋更多的用戶和市場，這些處理器內(nèi)核往往都是偏向“大而全”，性能、面積、功耗也一定不是最優(yōu)的。并且，這些內(nèi)核都是固定的，難以進行修改的，更不能根據(jù)自己的應(yīng)用需求去優(yōu)化。

針對客戶的特定需求來說，買來的處理器內(nèi)核可能只有部分指令用得上，有很多的指令是用不上的，這就造成了浪費。比如，算法廠商需要設(shè)計一個處理器來跑自己的20條指令，如果要用Arm內(nèi)核來做，可能其內(nèi)部很多指令用不上，同時還需要搞定Arm內(nèi)核里面的初始化和驅(qū)動，這就需要增加很多的指令，還會遇到面積、功耗、啟動時間等一大堆的問題。

相對而言，由于算法廠商對于自己的算法非常熟悉，如果采用自定義的處理器架構(gòu)和指令集，那么就可以實現(xiàn)極簡化的按需設(shè)計，并且可以通過不斷的修改和優(yōu)化自己的架構(gòu)，最終獲得比市場上可以買到的處理器內(nèi)核更好的效果，實現(xiàn)高性能、低功耗、面積更小、成本更低等優(yōu)勢。

新思科技相關(guān)人士表示，“從自動駕駛汽車到醫(yī)療器械，從智能移動網(wǎng)絡(luò)到空間應(yīng)用，從安全到虛擬現(xiàn)實，幾乎每個片上系統(tǒng)都需要或已經(jīng)使用ASIP。ASIP能夠滿足專業(yè)處理要求，現(xiàn)成的商用處理器IP無法滿足功率、性能、面積要求，固定功能硬件缺乏所需的可編程性?！?/p>

ASIP Designer能做什么？

雖然ASIP有很多的優(yōu)勢，但是ASIP的研發(fā)并不是一個簡單的工作，其工作量非常的大，不僅需要基于特定算法定義一套處理器模型架構(gòu)，還要進行架構(gòu)優(yōu)化和軟件開發(fā)以及驗證ASIP設(shè)計，除此之外，還必須考慮開發(fā)用于對所得設(shè)計進行編程的軟件開發(fā)工具鏈需要完成的工作。

新思科技推出的ASIP Designer則是一套針對ASIP的開發(fā)流程自動化工具。其不僅能最大限度地減少開發(fā)專用處理器和相關(guān)編程工具所需的工程時間和工作量，而且還能加快理解候選設(shè)計的性能和效率（即設(shè)計探索）。

下面簡單解釋下ASIP Designer這套工具的作用：

比如一家AI算法廠商，希望開發(fā)出一個最為適合自己AI算法的處理器內(nèi)核架構(gòu)（完全自主設(shè)計，而不是基于Arm CPU內(nèi)核架構(gòu)或者其他的CPU/GPU/DSP內(nèi)核架構(gòu)），那么這家AI算法廠商只需要自己定義一個架構(gòu)，用nML語言就把它寫出來，通過ASIP Designer就可以自動生成一套SDK，包含優(yōu)化的C/C ++語言編譯器、匯編器/反匯編器、鏈接器、周期精確以及指令精確的指令集仿真器和圖形化調(diào)試器（適用于指令集仿真和片上調(diào)試）。這就形成了一個完整的最小化的嵌入式處理器內(nèi)核模型及開發(fā)環(huán)境。

然后，算法廠商可以將自己的算法放到這個已經(jīng)生產(chǎn)的嵌入式處理器內(nèi)核模型及開發(fā)環(huán)境當(dāng)中去運行，通過調(diào)試器和分析器來檢測出來的結(jié)果對不對、效率高不高，進而發(fā)現(xiàn)一開始的”用戶定義的架構(gòu)“哪些地方有問題，哪些地方需要迭代修改。

由于ASIP Designer的所有編譯器優(yōu)化都以通用方式實現(xiàn)，編譯器還可以自動可重定向。得益于編譯器的即時可用性，使得用戶可以通過ASIP Designer實現(xiàn)快速的架構(gòu)迭代，進而使編譯結(jié)果能夠在下一個迭代步驟中推動架構(gòu)的進一步優(yōu)化。另外對于算法廠商本身的算法需要快速迭代的需求，ASIP Designer也可使得整個ASIP的設(shè)計能夠及時的進行相應(yīng)的快速迭代。

據(jù)介紹，使用ASIP Designer完成一次完整的架構(gòu)迭代可能只需要10分鐘。

如果采用的是現(xiàn)成的固定的處理器內(nèi)核，那么要完成一次算法的迭代需要修改非常多的東西，而且需要真正的仿真以后才能把這個算法跑起來。跑出來以后再看結(jié)果，再根據(jù)結(jié)果去修改，顯然這個迭代過程非常的復(fù)雜。

而當(dāng)ASIP整個軟件代碼迭代完成之后，接下來就可以往硬件方面做了。

開發(fā)人員可以使用ASIP Designer的RTL生成工具將設(shè)計好的nML模型轉(zhuǎn)換為完全可綜合的Verilog或VHDL。因為nML可以對處理器進行周期和位精確描述，所以設(shè)計人員可以完全控制硬件。

不但如此，ASIP Designer還可以無縫對接新思科技的SoC的實現(xiàn)和驗證工具。比如，開發(fā)人員可以使用新思科技的RTL仿真器VCS進行進一步的模擬設(shè)計，然后進行驗證：驗證處理器模型（nML），確保指定的處理器模型實現(xiàn)所期望的行為；驗證RTL模型，確保生成的RTL模型正確實現(xiàn)nML。

如果發(fā)現(xiàn)nML問題，則可以很容易返回到nML描述，并對模型執(zhí)行必要硬件和/或軟件修改以解決問題，例如超出功耗和/或面積預(yù)算。由于nML中的單一來源條目，SDK和RTL將始終保持同步。

開發(fā)人員還可以進一步的進行模擬設(shè)計，然后使用Design Compiler生成門級描述，門級描述可用于準確評估電路的功率要求和面積，甚至可以使用新思科技Compiler等工具進入布局和布線過程，以探索路由擁塞的風(fēng)險。這種“環(huán)路綜合”方法可確保做出合理決策，并避免在設(shè)計過程的后期出現(xiàn)意外。

總結(jié)來說，ASIP Designer功能強大，同時可結(jié)合新思科技其他豐富的配套的EDA工具，在兼容性和內(nèi)部協(xié)同性上更為出色，極大簡化了ASIP的設(shè)計流程，縮短了設(shè)計周期。如果是采用多個未全面整合的工具，那么就意味著需要在工具間進行某一設(shè)計版本移植，而這是引發(fā)錯誤的一個主要原因。而要解決發(fā)現(xiàn)的問題，通常需要與兩個或兩個以上的不同的工具供應(yīng)商溝通獲得技術(shù)支持，因此找出錯誤也將耗費大量的時間。

ASIP Designer明顯降低了就新設(shè)計項目采用ASIP所面臨的障礙。無需聘請仿真器、調(diào)試器或編譯器專家就可以獲得專業(yè)的技術(shù)支持，可以幫助設(shè)計團隊提高生產(chǎn)力和縮短上市時間。借助ASIP Designer，設(shè)計團隊可以：用ASIP替換固定功能硬件實現(xiàn)，進而避免設(shè)計和驗證復(fù)雜且不靈活的狀態(tài)；設(shè)計其自己專為特定算法量身定制的專用DSP，如圖像處理、基帶處理和音頻處理；為高價值和差異化設(shè)計區(qū)塊（如AI、第1層通信、矩陣運算）創(chuàng)建針對特定域的靈活加速器。

小結(jié)

顯然，對于這些AI算法廠商來說，采用ASIP Designer完全可以設(shè)計出最為適合自身特定AI算法的具有自主知識產(chǎn)權(quán)的處理器內(nèi)核，且可以加速算法IP化芯片化的迭代速度，降低流片失敗風(fēng)險。

正所謂好馬配好鞍，要想真正把ASIP Designer這個工具用好，也有著一定的門檻。

新思科技內(nèi)部技術(shù)人員表示，”只有開發(fā)團隊清晰明白自己需要的是一個什么樣的硬件邏輯，才能夠把自身算法發(fā)揮到最佳“。特別是在“用戶定義架構(gòu)”這個部分，非?？简濧I算法廠商在軟硬件結(jié)構(gòu)定義的能力，需要一個非常有經(jīng)驗的，對于軟硬件都非常精通的開發(fā)團隊，才能夠把ASIP Designer用好。

而據(jù)了解，目前一些海內(nèi)外大客戶已經(jīng)開始引入ASIP Designer，用于新的芯片的研發(fā)。國內(nèi)外不少AI廠商、RISC-V芯片廠商也對ASIP Designer表現(xiàn)出了極大的興趣。