BJ-EPM240學(xué)習(xí)板:MAX II內(nèi)部震動時鐘使用實驗
采用CPLD市場領(lǐng)先供應(yīng)商提供的MAX? II 開發(fā)套件,您可以評估MAX II CPLD的系列特性....


BJ-EPM240學(xué)習(xí)板:Johnson計數(shù)器實驗
在數(shù)字電子技術(shù)中應(yīng)用的最多的時序邏輯電路。計數(shù)器不僅能用于對時鐘脈沖計數(shù),還可以用于分頻、定時、產(chǎn)生....


BJ-EPM240學(xué)習(xí)板:數(shù)碼管顯示實驗
數(shù)碼管要正常顯示,就要用驅(qū)動電路來驅(qū)動數(shù)碼管的各個段碼,從而顯示出我們要的數(shù)字,因此根據(jù)數(shù)碼管的驅(qū)動....


BJ-EPM240學(xué)習(xí)板:按鍵消抖實驗
按鍵消抖通常的按鍵所用開關(guān)為機械彈性開關(guān),當(dāng)機械觸點斷開、閉合時,由于機械觸點的彈性作用,一個按鍵開....


FPGA教程:可編輯邏輯器件基礎(chǔ)
PLD與一般數(shù)字芯片不同的是:PLD內(nèi)部的數(shù)字電路可以在出廠后才規(guī)劃決定,有些類型的PLD也允許在規(guī)....


FPGA Verilog實現(xiàn)4位數(shù)碼管動態(tài)顯示
Verilog HDL是一種硬件描述語言,以文本形式來描述數(shù)字系統(tǒng)硬件的結(jié)構(gòu)和行為的語言,用它可以表....


基于STEP-MXO2-C核心板設(shè)計機器人競賽通用軟硬件平臺
本設(shè)計采用STEP-MXO2-C核心板為控制板,設(shè)計了一款適用于各類機器人比賽的通用軟硬件平臺,30....

基于ZYNQ FPGA與PC的IP設(shè)計與驗證方案(7)
Zynq-7000系列的可編程結(jié)構(gòu)經(jīng)定制可以最大化系統(tǒng)級性能,滿足特定應(yīng)用的各種需求。該套件提供了包....


基于ZYNQ FPGA與PC的IP設(shè)計與驗證方案(6)
賽靈思可擴展處理平臺芯片硬件的核心本質(zhì)就是將通用基礎(chǔ)雙ARMCortex-A9MPCore處理器系統(tǒng)....


基于ZYNQ FPGA與PC的IP設(shè)計與驗證方案(5)
應(yīng)用開發(fā)人員利用可編程邏輯強大的并行處理能力,不僅可以解決多種不同信號處理應(yīng)用中的大量數(shù)據(jù)處理問題,....


基于ZYNQ FPGA與PC的IP設(shè)計與驗證方案(1)
AXI總線是一種多通道傳輸總線,將地址、讀數(shù)據(jù)、寫數(shù)據(jù)、握手信號在不同的通道中發(fā)送,不同的訪問之間順....


第一個設(shè)計思路講解:計數(shù)器架構(gòu)八步法講解
計數(shù)器是由基本的計數(shù)單元和一些控制門所組成,計數(shù)單元則由一系列具有存儲信息功能的各類觸發(fā)器構(gòu)成,這些....


鋯石FPGA A4_Nano開發(fā)板視頻:HELLO FPGA之探索之謎
FPGA 的基本結(jié)構(gòu)包括可編程輸入輸出單元,可配置邏輯塊,數(shù)字時鐘管理模塊,嵌入式塊RAM,布線資源....

鋯石FPGA A4_Nano開發(fā)板視:PS/2外設(shè)IP核的應(yīng)用
IP核有三種不同的存在形式:HDL語言形式,網(wǎng)表形式、版圖形式。分別對應(yīng)我們常說的三類IP內(nèi)核:軟核....

