本文為大家介紹四個(gè)16進(jìn)制計(jì)數(shù)器設(shè)計(jì)方案。

16進(jìn)制計(jì)數(shù)器設(shè)計(jì)方案一：16進(jìn)制同步加法計(jì)數(shù)器

設(shè)計(jì)要求

（1）利用觸發(fā)器和邏輯門(mén)電路，實(shí)現(xiàn)從0-15的加法進(jìn)制

（2）利用觸發(fā)器和邏輯門(mén)電路，實(shí)現(xiàn)串行序列發(fā)生器的設(shè)計(jì)（信號(hào)序列為00010011）。

狀態(tài)圖

設(shè)計(jì)的邏輯電路圖

16進(jìn)制同步加法計(jì)數(shù)器電路圖

16進(jìn)制計(jì)數(shù)器設(shè)計(jì)方案二：用Verilog HDL設(shè)計(jì)2位16進(jìn)制計(jì)數(shù)器

用Verilog HDL設(shè)計(jì)2位16進(jìn)制計(jì)數(shù)器，由DE2的KEY0輸入計(jì)數(shù)值，在HEX1，HEX0上顯示計(jì)數(shù)值。

程序代碼

DE2按鍵電路圖

16進(jìn)制計(jì)數(shù)器設(shè)計(jì)方案三：用觸發(fā)器設(shè)計(jì)16進(jìn)制計(jì)數(shù)器

首先是將每個(gè)D觸發(fā)器的P端與D端相連，構(gòu)成T觸發(fā)器，然后連接電路，計(jì)數(shù)器的計(jì)數(shù)脈沖輸入端為CP，全部清0端為R，全部置1端為S，輸出端由低位到高為分別為Q0、Q1、Q2、Q3。電路圖如下。

仿真波形

CP輸入單位時(shí)間脈沖，R在第一個(gè)時(shí)鐘脈沖置0，在以后的周期內(nèi)都置高電平1，S在所有的時(shí)鐘周期內(nèi)都置1，然后仿真。其仿真波形截圖如下圖。

16進(jìn)制計(jì)數(shù)器設(shè)計(jì)方案四：VHDL十六進(jìn)制計(jì)數(shù)器

VHDL程序

實(shí)驗(yàn) QuarterII原理圖

實(shí)驗(yàn)過(guò)程

1、用Quartus II 7.2 打開(kāi)已經(jīng)寫(xiě)好的程序，編譯，建立仿真文件，進(jìn)行仿真。

2、打開(kāi)計(jì)算機(jī)和EP2C5實(shí)驗(yàn)箱，用串口線連接好，打開(kāi)電源。

3、為輸入輸出分配好引腳：CLK5對(duì)應(yīng) PIN 145 RST 對(duì)應(yīng) PIN 43

SEG_SEL［2 to 0］對(duì)應(yīng) PIN 141 142 143

SEG_DATA［7 to 0］對(duì)應(yīng)PIN 144 12 11 10 8 6 5 3 LED［7 to 0］對(duì)應(yīng)PIN 34 33 31 30 15 14 13

4、添加硬件，點(diǎn)擊start；觀察實(shí)驗(yàn)現(xiàn)象；

仿真波形

仿真分析：TEMP在時(shí)鐘上升沿處計(jì)數(shù)，SEG_DATA［7 to 0］，LED［7 to 0］顯示對(duì)應(yīng) TEMP 的值：圖中TEMP=0;SEG_DATA［7 to 0］=00111111；LED［7 to 0］=00000001；

引腳分配圖