74ls160設(shè)計(jì)數(shù)字秒表方案匯總（一）

　　現(xiàn)場(chǎng)可編程門陣列（簡(jiǎn)稱 FPGA）是20 世紀(jì) 80 年代中期出現(xiàn)的高密度可編程邏輯器件，采用SRAM開(kāi)關(guān)元件的 FPGA 是易失性的，每次重新加電，F(xiàn)PGA 都要重新裝入配置數(shù)據(jù)。突出優(yōu)點(diǎn)是可反復(fù)編程，系統(tǒng)上電時(shí)，給 FPGA 加載不同的配置數(shù)據(jù)，即可令其完成不同的硬件功能。這種配置的改變甚至可以在系統(tǒng)的運(yùn)行中進(jìn)行，實(shí)現(xiàn)系統(tǒng)功能的動(dòng)態(tài)重構(gòu)。

　　“在系統(tǒng)可編程”（簡(jiǎn)稱 ISP）是指對(duì)器件、電路或整個(gè)電子系統(tǒng)的邏輯功能可隨時(shí)進(jìn)行修改或重構(gòu)的能力，支持 ISP 技術(shù)的可編程邏輯器件稱為在系統(tǒng)可編程邏輯器件，它不需要專門的編程器，利用計(jì)算機(jī)接口和一根下載電纜就可以對(duì)器件編程了。

　　1、總體結(jié)構(gòu)

　　本文利用 EDA 技術(shù)中的 Max + plus Ⅱ作為開(kāi)發(fā)工具，設(shè)計(jì)了一款基于 FPGA 的數(shù)字式秒表 ，并下載到在系統(tǒng)可編程實(shí)驗(yàn)板的 EPF10K10LC84 - 4 器件中測(cè)試實(shí)現(xiàn)。其總體結(jié)構(gòu)框架如圖1 所示。圖中的信號(hào)源是由實(shí)驗(yàn)板上的時(shí)鐘信號(hào)經(jīng)分頻而得到的 0. 1 秒信號(hào)；控制計(jì)數(shù)部分由一個(gè)計(jì)數(shù)模塊 ctrl 構(gòu)成，用來(lái)實(shí)現(xiàn)計(jì)時(shí)功能，鎖存器模塊 latch 用來(lái)對(duì)數(shù)據(jù)進(jìn)行鎖存 ;而譯碼器模塊 DISP 用來(lái)對(duì)計(jì)數(shù)結(jié)果進(jìn)行掃描譯碼；數(shù)碼管用來(lái)顯示秒表的工作結(jié)果。

　　2、電路設(shè)計(jì)

　　圖2為數(shù)字式秒表的模塊示意圖。輸入信號(hào)有三個(gè)，分別是 K1 ， K2 和 CLK;輸出信號(hào)有四個(gè)，分別是 LED ，QH［ 6. 。 0 ］ ，QL［6. 。 0 ］ 及 Q［ 6. 。 0 ］。其中 K1 為“開(kāi)始/ 清零鍵”，接的是控制計(jì)數(shù)部分的整體清零端，該清零信號(hào)低電平有效。要求按下 K1 時(shí)計(jì)時(shí)開(kāi)始 ，再按一下，停止計(jì)時(shí)，恢復(fù)到零狀態(tài)。K2 為“固定顯示鍵”，接的是鎖存器 74373 的允許鎖存端 G，該信號(hào)是高電平有效。在計(jì)時(shí)過(guò)程中，按下 K2 時(shí)，鎖存數(shù)據(jù) ，顯示固定 ，但計(jì)時(shí)仍繼續(xù) ;按第二下時(shí) ，顯示從新時(shí)間開(kāi)始。CLK 為時(shí)鐘信號(hào) ，必須是秒表計(jì)時(shí)所需的最小單位 0. 1S。

　　QH［6. 。 0 ］ ，QL［6. 。 0 ］ 及 Q［6. 。 0 ］ 接三個(gè)數(shù)碼管，分別表示秒十位，秒個(gè)位和秒十分位。LED 接發(fā)光二極管用來(lái)表示秒表的分位，當(dāng)秒表計(jì)時(shí)超過(guò)59. 9 秒時(shí) LED 燈亮，且能持續(xù)表示到 1分 59. 9 秒，然后燈滅，同時(shí)數(shù)碼管重新計(jì)時(shí)顯示，即該數(shù)字式秒表的計(jì)時(shí)范圍從0 到2 分鐘。基于原理圖編輯和VHDL語(yǔ)言，并使用從上到下的設(shè)計(jì)方法設(shè)計(jì)的秒表，其具體的線路構(gòu)成如圖3 所示。

　　在總體電路圖中，根據(jù)設(shè)計(jì)要求，輸入信號(hào) K1、K2 應(yīng)采用脈沖開(kāi)關(guān)。由于實(shí)驗(yàn)板上除了撥動(dòng)開(kāi)關(guān)就是瞬時(shí)的按鍵開(kāi)關(guān)，且按鍵開(kāi)關(guān)平時(shí)都呈高電平，按一下為低電平。故在實(shí)際測(cè)試時(shí)采用了撥動(dòng)開(kāi)關(guān)來(lái)模擬脈沖開(kāi)關(guān)。根據(jù)設(shè)計(jì)要求將K1、K2 平時(shí)置于相應(yīng)的高、低電平狀態(tài)，需要清零或固定顯示時(shí)再將它們分別置于相應(yīng)的位置上即可。

　　3、模塊設(shè)計(jì)

　　在設(shè)計(jì)電路時(shí)，要遵循從上到下的設(shè)計(jì)原則。首先從系統(tǒng)設(shè)計(jì)入手，在頂層進(jìn)行功能劃分和結(jié)構(gòu)設(shè)計(jì)，頂層模塊中的每個(gè)次層模塊均可完成一個(gè)較為獨(dú)立的功能，次模塊在調(diào)試成功后可生成一個(gè)默認(rèn)符號(hào)，以供上一層模塊調(diào)用。

　　3. 1、時(shí)鐘信號(hào)模塊 cnt100

　　由于最終的設(shè)計(jì)結(jié)果要下載到可編程邏輯器件中測(cè)試，而承載該芯片的“在系統(tǒng)”可編程實(shí)驗(yàn)板上最小也是1 kHz 的時(shí)鐘源，而秒表計(jì)時(shí)所需的最小單位為 0. 1s，故采用 2 片 74160，利用并行輸入方式，接成 100 進(jìn)制計(jì)數(shù)器（00～99），將 1 kHz 信號(hào)變成 10 Hz （即 0. 1 s），從而達(dá)到分頻的目的。編譯通過(guò)后創(chuàng)建的默認(rèn)符號(hào)為 cnt100，其輸入信號(hào)為 CLK，輸出信號(hào)為 CQ（即高位的進(jìn)位端 RCO） 。

　　3. 2、控制計(jì)時(shí)模塊 ctrl

　　從 Maxplus2 器件庫(kù)中調(diào)用 3 片 74160，采用串行時(shí)鐘方式，連接成六百進(jìn)制計(jì)數(shù)器（即 0～599），用來(lái)表示秒位。將 3 片 74160 的清零端 CLR 連接在一起，用來(lái)做秒表的整體清零端。再調(diào)用器件庫(kù)中的 J K觸發(fā)器，連接相應(yīng)控制端形成 T′觸發(fā)器，將六百進(jìn)制計(jì)數(shù)器的進(jìn)位信號(hào)接 T′觸發(fā)器的時(shí)鐘端。平時(shí)其輸出端 Q 保持低電平，所接發(fā)光二極管不亮 ;當(dāng)計(jì)時(shí)到 59. 9 秒時(shí)，由于有進(jìn)位信號(hào)到來(lái)，因此時(shí)鐘端出現(xiàn)脈沖下降沿，觸發(fā)器翻轉(zhuǎn)，Q 由低電平變?yōu)楦唠娖?，發(fā)光二極管點(diǎn)亮，表示已計(jì)時(shí)到 1 分鐘。再計(jì)到 1分 59. 9 秒時(shí)，過(guò) 1 秒，燈滅，同時(shí)數(shù)碼管重新計(jì)時(shí)顯示。該控制模塊為圖 3 中 ctrl 模塊。

　　3. 3、鎖存器模塊 latch

　　因?yàn)槊氡碓O(shè)計(jì)中要求在計(jì)時(shí)過(guò)程中能隨時(shí)固定顯示時(shí)間，而計(jì)時(shí)仍然繼續(xù)，所以要用到鎖存器。在本例中適宜采用 CD4511 芯片，因?yàn)樗狭随i存、譯碼和驅(qū)動(dòng)功能。但由于 Maxplus2 器件庫(kù)中沒(méi)有此類芯片，故以鎖存器 74373 外加譯碼器 7447 （DISP） 代替。在設(shè)計(jì)時(shí)從器件庫(kù)中調(diào)用 2 片 74373 （8 位鎖存器）， 將它們的 OEN 統(tǒng)統(tǒng)接低電平，允許數(shù)據(jù)輸出。G端接一起，作為允許數(shù)據(jù)鎖存端 （高電平有效） 。鎖存器部分編譯通過(guò)后創(chuàng)建的默認(rèn)符號(hào)見(jiàn)圖 3 中的 latch 模塊，輸入信號(hào)有四個(gè)，分別是 DH［ 3. 。 0 ］ 、DL［3. 。 0 ］ 、D［3. 。 0 ］ 及 G，輸出有三個(gè)，分別是 QH［3. 。 0 ］ 、QL［3. 。 0 ］及 Q［3. 。 0 ］ 。

　　3. 4、譯碼顯示模塊 DISP

　　譯碼器可直接從器件庫(kù)中調(diào)用 7447 （共陽(yáng)極譯碼器），將它的控制端按要求接好，形成默認(rèn)符號(hào) ;也可用 VHDL 語(yǔ)言編程，將 4 位 BCD 碼譯成 7 段數(shù)碼管的編碼（0～9），現(xiàn)采用 VHDL 語(yǔ)言編程，編譯無(wú)誤后創(chuàng)建默認(rèn)文件符號(hào) DISP 以供上層電路調(diào)用。顯示部分直接采用實(shí)驗(yàn)板上的 3 個(gè)共陽(yáng)極數(shù)碼管，不用將譯碼器的輸出 a～g 具體連線到實(shí)驗(yàn)板上數(shù)碼管的 7 個(gè)段，只需將其輸出端口定義到可用作數(shù)碼管顯示的器件的 I/ O 引腳上即可。7 段數(shù)碼管譯碼器源程序如下

　　4、編程及測(cè)試

　　為設(shè)計(jì)項(xiàng)目選定 FLEX10K系列中的 EPF10K10LC84 - 4 器件，鎖定頂層設(shè)計(jì)中各端口所對(duì)應(yīng)的引腳號(hào)，并編譯通過(guò)。然后對(duì)器件編程，使用 ByteBlaste 下載電纜把項(xiàng)目以在線配置的方式下載到 ISP 實(shí)驗(yàn)板的 EPF10K10LC84 - 4 器件中，按相應(yīng)的 K1、K2 鍵，觀測(cè)數(shù)碼管及發(fā)光二極管的狀態(tài)，發(fā)現(xiàn)顯示結(jié)果正確。該數(shù)字式秒表具有清零功能，能夠在計(jì)時(shí)過(guò)程中隨時(shí)停止計(jì)時(shí)，恢復(fù)到初始狀態(tài)。且具有鎖存/ 計(jì)時(shí)功能，能在計(jì)時(shí)過(guò)程中通過(guò)按“固定顯示鍵”，將顯示固定住，而計(jì)時(shí)仍繼續(xù) ;再按下鍵，顯示從新時(shí)間開(kāi)始。實(shí)驗(yàn)證明該秒表工作正常，基本上已達(dá)到了預(yù)期的設(shè)計(jì)要求。

　　5、結(jié)束語(yǔ)

　　在Max + plus Ⅱ開(kāi)發(fā)環(huán)境下，采用自頂向下的設(shè)計(jì)方法有利于在早期發(fā)現(xiàn)結(jié)構(gòu)設(shè)計(jì)中的錯(cuò)誤，避免不必要的重復(fù)設(shè)計(jì)。再結(jié)合基于 FPGA 的“在系統(tǒng)”可編程實(shí)驗(yàn)板，輕輕松松就能實(shí)現(xiàn)各種電子產(chǎn)品的設(shè)計(jì)，現(xiàn)場(chǎng)觀察實(shí)驗(yàn)測(cè)試結(jié)果。大大縮短了產(chǎn)品的設(shè)計(jì)周期和調(diào)試周期，提高了設(shè)計(jì)的可靠性和成功率，充分體現(xiàn)了可編程邏輯器件在數(shù)字電路設(shè)計(jì)中的優(yōu)越性。

　　74ls160設(shè)計(jì)數(shù)字秒表方案匯總（二）

　　數(shù)字秒表是一種常用的計(jì)時(shí)工具，以其價(jià)格低廉、走時(shí)精確、使用方便、功能多而廣泛應(yīng)用于體育比賽中。下文介紹了如何利用中小規(guī)模集成電路和半導(dǎo)體器件進(jìn)行數(shù)字秒表的設(shè)計(jì)。本設(shè)計(jì)中數(shù)字秒表的最大計(jì)時(shí)為 99. 99s，分辨率為 0. 01s，數(shù)碼管顯示，具有清零、啟動(dòng)計(jì)時(shí)、暫停及繼續(xù)計(jì)時(shí)等功能。當(dāng)計(jì)時(shí)停止時(shí)，秒表保持所計(jì)時(shí)間直至被清零復(fù)位。本設(shè)計(jì)由四個(gè) 74LS160 計(jì)數(shù)器實(shí)現(xiàn)計(jì)數(shù)功能，一個(gè)555 定時(shí)器產(chǎn)生 100 Hz 脈沖，四個(gè)數(shù)碼顯像管顯示計(jì)時(shí)，再加兩個(gè)控制開(kāi)關(guān)，一個(gè)控制啟動(dòng)和暫停，另一個(gè)控制清零。

　　1、數(shù)字秒表的工作原理

　　電子秒表要求能夠?qū)r(shí)間進(jìn)行精確記時(shí)并顯示出來(lái)，因此要有時(shí)鐘發(fā)生器，記數(shù)及譯碼顯示，控制等模塊，系統(tǒng)框圖如下 ：

　　1. 1 秒信號(hào)發(fā)生器

　　利用 555 定時(shí)器構(gòu)成的多諧振蕩器產(chǎn)生秒脈沖發(fā)生器。由于 555 定時(shí)器的比較器靈敏度高，輸出驅(qū)動(dòng)電流大，功能靈活，再加上電路結(jié)構(gòu)簡(jiǎn)單，計(jì)算比較簡(jiǎn)單。利用 555 定時(shí)器構(gòu)成的多諧振蕩，在電路中我們選擇數(shù)據(jù)如下 ： C = 1 uF， R1 = R2 。利用公式 ： f = 1/ （ R1 + 2 R2） Cl n2根據(jù) 設(shè) 計(jì) 要 求， 需 要 精 確 到 0. 01s， 故 f =100Hz，帶入上式得 ：R1 = R2 = 4. 8 KΩ。在 Multisim環(huán)境下的原理圖中，取 R1 = R2 = 4. 7 KΩ，并且在 R1支路串聯(lián)一個(gè) 1 KΩ的電位器，來(lái)調(diào)節(jié)脈沖信號(hào)的精度。此信號(hào)從 555 定時(shí)器的 3 引腳 OU T 端輸出，送到計(jì)數(shù)器 74LS160 的脈沖輸入端 CP，作為計(jì)時(shí)脈沖。

　　1. 2 計(jì)數(shù)進(jìn)位部分

　　利用 74LS160 同步十進(jìn)制加法計(jì)數(shù)器實(shí)現(xiàn)計(jì)數(shù)功能。這個(gè)計(jì)數(shù)器是十進(jìn)制的，在設(shè)計(jì)時(shí)電路比較簡(jiǎn)單。而且可以實(shí)現(xiàn)清零功能， EP， ET，可以實(shí)現(xiàn)保持功能?？梢院芊奖愕膶?shí)現(xiàn)清零，開(kāi)始，暫停和繼續(xù)這四個(gè)功能。具體電路原理如圖 2 所示。

　　1. 3 譯碼及顯示電路

　　將秒計(jì)時(shí)器 74LS160 的 4 個(gè)輸出端 QD、QC、QB 和 QA 分別對(duì)應(yīng)接至譯碼器 74LS48 的輸入端，譯碼后的輸出端接至共陰級(jí) 7 段數(shù)碼管的 a～g 端，則顯示器將進(jìn)行 0～9 十進(jìn)制數(shù)字顯示。我們?cè)贛ultisim 環(huán)境下繪制原 理 圖 的 過(guò) 程 中， 選 用 將74LS48 和 7 段數(shù)碼管合二為一的 DCD -HEX。

　　1. 4 控制電路

　　采用J1 和 J2 這樣 2 個(gè)開(kāi)關(guān)，實(shí)現(xiàn)相關(guān)的控制功能。J1 接高電平時(shí)，與非門 U4A 打開(kāi)，時(shí)鐘脈沖送入計(jì)數(shù)器進(jìn)行計(jì)數(shù)顯示 ;J1 接低電平時(shí)，與非門U4A 被封鎖，計(jì)數(shù)器保持原來(lái)計(jì)數(shù)狀態(tài)暫停計(jì)數(shù)。J2 接高電平時(shí)，計(jì)數(shù)器正常計(jì)數(shù) ;J2 接低電平時(shí)，所有計(jì)數(shù)器清零，實(shí)現(xiàn)清零復(fù)位的功能。

　　2、Multisim 環(huán)境下的原理圖與仿真

　　電路的四個(gè) 74LS160 計(jì)數(shù)器從右往左，分別為0. 01s，0. 1s，1s，10s 的計(jì)數(shù)器。同時(shí)四個(gè)計(jì)數(shù)器都為十進(jìn)制。每個(gè)計(jì)數(shù)器均有四個(gè)接口接到后面的顯示電路的 QD、QC、QB 和 QA。74LS160 具有自啟動(dòng)，避免電路進(jìn)入死鎖狀態(tài)。顯示電路由四個(gè)七段譯碼顯示管組成，并由數(shù)字電子實(shí)驗(yàn)箱集成。整個(gè)電路由 555 定時(shí)器產(chǎn)生 100Hz 時(shí)鐘信號(hào)，對(duì)電路進(jìn)行時(shí)鐘控制。邏輯開(kāi)關(guān)由高低電平控制電路的開(kāi)始暫停以及復(fù)位清零。當(dāng)開(kāi)關(guān)J1 處于高電平時(shí)，電路正常計(jì)數(shù) ;轉(zhuǎn)換為低電平時(shí)開(kāi)始暫停保持 ;再次換為高電平繼續(xù)計(jì)數(shù)。開(kāi)關(guān)J2 處于高電平時(shí)，電路正常工作 ;處于低電平時(shí)，電路清零復(fù)位。Multisim 環(huán)境下數(shù)字秒表總電路原理圖如圖 2。

　　3、Maxplus II 環(huán)境下的原理圖與仿真

　　圖 3 為 Maxplus II 環(huán)境下的原理圖。CL K 接100Hz 的時(shí)鐘脈沖，為了方便觀察結(jié)果，實(shí)驗(yàn)中設(shè)置的頻率可高于 100Hz。CLR 是清零按鈕。PAUSE是暫停繼續(xù)按鈕。74LS160 的輸出端 QD、QC、QB和 QA 從 0000 到 1001 從圖 2 可以看出在中水進(jìn)水溫度相同的條件下，熱泵機(jī)組制熱量隨冷凝器出水溫度的上升有所降低，而且蒸發(fā)器側(cè)中水進(jìn)水溫度的上升時(shí)，制熱量隨之上升的比較明顯。并從圖中知，在蒸發(fā)器側(cè)中水溫度從 13 ℃上升到 15 ℃時(shí)，制熱量的變化速度要小于從 15 ℃上升到 17 ℃的過(guò)程，說(shuō)明蒸發(fā)器側(cè)中水進(jìn)水溫度愈高對(duì)制熱量越有幫助。

　　圖 3 可知 ：在蒸發(fā)器側(cè)中水進(jìn)水溫度不變的情況下，隨著冷凝器出水溫度的上升，機(jī)組的輸入功率呈明顯上升的趨勢(shì)，結(jié)合圖 2 中表現(xiàn)的制熱量下降的趨勢(shì)，導(dǎo)致了圖 4 中制熱性能系數(shù)下降 ;在冷凝器出水溫度不變時(shí)，隨著蒸發(fā)器側(cè)中水進(jìn)水溫度的上升，輸入功率呈緩慢增大的趨勢(shì)，機(jī)組的制熱量也在增大，對(duì)應(yīng)制熱工況下的性能系數(shù)曲線可看出性能系數(shù)也在上升，但它的上升趨勢(shì)比較平緩。說(shuō)明制熱量的變化趨勢(shì)要快于輸入功率的變化趨勢(shì)，熱泵機(jī)組能夠以較高的性能運(yùn)行。

　　圖 4 為 Maxplus II 環(huán)境下仿真結(jié)果。仿真結(jié)果表明，所設(shè)計(jì) 99. 99 數(shù)字秒表電路可正常工作。編程下載后， 將 CL K 接固定頻率的信號(hào)， CLR 和PAUSE 分別接兩個(gè)開(kāi)關(guān)。將 74LS160 的輸出端QD、QC、QB 和 QA 分別接不同的發(fā)光二極管以顯示各個(gè)計(jì)數(shù)狀態(tài)，或通過(guò)顯示譯碼器接數(shù)碼顯示。顯示結(jié)果驗(yàn)證了所設(shè)計(jì)電路能夠正常計(jì)數(shù)。通過(guò)CLR 和 PAUSE 開(kāi)關(guān)對(duì)電路工作狀態(tài)進(jìn)行控制實(shí)驗(yàn)，測(cè)試結(jié)果表明所設(shè)計(jì)控制單元電路能實(shí)現(xiàn)相關(guān)的控制功能。

　　3. 2、制冷工況下 ：保證中水源熱泵機(jī)組冷凝器側(cè)進(jìn)

　　水溫度相同進(jìn)行測(cè)試。圖 5、6、7 分別為制冷工況下制冷量、輸入功率和制冷性能系數(shù)的變化曲線。由圖 5 可以看出，在冷凝器進(jìn)水溫度相同條件下，制冷量隨蒸發(fā)器出水溫度的上升而增大 ;在蒸發(fā)器出水溫度不變時(shí)，機(jī)組制冷量隨冷凝器進(jìn)水溫度上升而減小趨勢(shì)很明顯。但機(jī)組的制冷量隨冷凝器進(jìn)水溫度的變化的過(guò)程中，其變化趨勢(shì)的大小是不同的，從圖中可看出 20～22 ℃的變化趨勢(shì)要比 22～24 ℃的趨勢(shì)要快一些?？梢?jiàn) ：中水溫度的變化對(duì)熱泵機(jī)組的制冷量產(chǎn)生十分重要的影響。由圖 6、7 可以看出 ：在蒸發(fā)器出水溫度不變的情況下，隨著冷凝器進(jìn)水溫度的上升，機(jī)組的輸入功率上升，制冷性能系數(shù)下降 ;在冷凝器進(jìn)水溫度不變，蒸發(fā)器出水溫度上升時(shí)，輸入功率增大緩慢，增長(zhǎng)幅度低于制冷量上升幅度，因此，制冷性能系數(shù)呈現(xiàn)逐漸增加的趨勢(shì)。

　　4、結(jié)論

　　4. 1、對(duì)于供暖期較長(zhǎng)的內(nèi)蒙古地區(qū)來(lái)說(shuō)，由于中水的溫度高于同季節(jié)地表水、地下水的水溫，中水更適合作為熱泵機(jī)組的冷源。

　　4. 2、中水作為熱泵的冷熱源時(shí)，各種工況下熱泵機(jī)組均能在較高的性能下運(yùn)行，可以達(dá)到節(jié)能減排的目的。

　　4. 3、該實(shí)驗(yàn)研究為內(nèi)蒙古地區(qū)中水源熱泵的應(yīng)用提供了有價(jià)值的數(shù)據(jù)。