介紹了新型可編程邏緝器件CPLD的結構、特點及在雷達數(shù)據(jù)處理電路中的應用，著重介紹了四種具體電路的CPLD實現(xiàn)方法。
??? 關鍵詞：數(shù)據(jù)處理，可編程邏緝器件，電路
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1引言
　　近年來，可編程邏輯器件的使用對電子產品的迅速發(fā)展產生了巨大影響，它設計靈活、速度快、更改方便，在數(shù)據(jù)處理電路的設計中得到廣泛的應用?！　〔捎每删幊踢壿嬈骷崿F(xiàn)數(shù)字系統(tǒng)設計有許多優(yōu)點，最明顯的是系統(tǒng)的器件使用數(shù)大大減少，其次可節(jié)約昂貴的PCB板面積、降低電源功耗和縮短調試時間，最大優(yōu)點是設計的靈活性，這是分立元件所無法具備的特征，另一個優(yōu)點還在于允許使用設計工具幫助你自動地進行設計。
　　高密度現(xiàn)場可編程邏輯器件包括復雜可編程邏輯器件（Complex Programmable Logic Device，CPLD）和現(xiàn)場可編程門陣列器件（FieldProgrammable Gate Array，FPGA）兩大類。由于CPLD有時延可預測的特點，在單脈沖二次雷達的數(shù)據(jù)處理電路中我們采用了CPLD器件，下面對CPLD器件的特點及其應用分別加以說明。
2CPLD的結構和特點
　　CPLD的構成通?？煞譃椋嚎删幊虄冗B線（Programmable Interconnect）、邏緝塊（LogicBlock）、乘積項陣列（Product－Term Array）、乘積項分配（Product－Term Distribution）、輸入／輸出單元（I／Ocells）。
　　以Lattice公司的在系統(tǒng)可編程器件ispLSI1032E為例，按芯片集成度分，每片包括如下的組成：可編程邏緝門：6000；觸發(fā)器：192；輸入端口：8；輸入／輸出端口：64；引腳：84。
　　按結構分，每片由4個大塊（megablock）構成，每個大塊又包括：8個通用邏緝塊、1個輸出線路匯集塊、2個輸入端口、16個I／O單元、1個輸出選通使能，如圖1所示。而每個通用邏緝塊按內部邏緝可分為4塊：與門陣列、乘積項分配陣列、可重配置觸發(fā)器、控制功能塊。

　　對于ispLSI1032E，64個I／O單元可直接連到I／O端口，還可編程為：組合邏緝輸入；寄存器輸入；鎖存器輸入；輸出；三態(tài)輸出。且所有輸出端都可設定為高電平激活或低電平激活，I／O端信號電平與TTL兼容，能提供4mA驅動電流或8mA吸收電流。
　　ispLSI1032E還有4個外部時鐘輸入端，允許用戶在片內使用外部時鐘，此外，片內還有1個專用邏緝塊，用戶也可自己生成1個時鐘信號，這些時鐘信號都可作全局時鐘使用。
　　為方便用戶使用，CPLD器件還提供了強大的元件庫，這些元件都由芯片內的基本元素構成，其中包括CPLD器件本身的元件庫，常用的74系列元件庫，用戶還可以用以上兩個庫中的元件構造自己的元件或元件庫，而這些庫中元件的使用對用戶來講完全一樣，從庫中拖出即可。CPLD本身提供的元件包括以下幾類：編／譯碼器；計數(shù)器，包括二進制、十進制和格雷碼計數(shù)器；輸入／輸出端口，包括輸入、輸出、輸入／輸出雙向端口；邏輯門，包括與門、或門、非門、與非門和或非門；多路選擇器和分配器；寄存器，包括D觸發(fā)器、JK觸發(fā)器、T觸發(fā)器、D鎖存器、移位寄存器以及帶清零功能、預置功能的各類觸發(fā)器。
3CPLD的應用
　　原單脈沖二次雷達已采用了中小規(guī)模集成電路，而我們改型中要修改部分設計，為此改用了新型可編程邏輯器件CPLD，由于CPLD器件的集成度較高，且具有可編程性，改型后不僅PCB板的面積約縮小到原來的三分之一，而且很順利地完成了重新設計和系統(tǒng)調試，效果很理想。下面就CPLD的幾個典型應用加以說明。
3．1計數(shù)器和比較器電路
　　雷達是通過測量電磁波打到物體上并反射回來所需的時間來測量距離的，對于單脈沖二次雷達，其系統(tǒng)頻率為8．276MHz，當前距離計數(shù)器提供精度0．01海里（相當于一個系統(tǒng)時鐘）的15位目標距離值。距離收聽區(qū)間代表系統(tǒng)能夠處理目標的距離范圍，要求能在0～255海里間選擇，這部分電路包含兩組計數(shù)器：一組為1海里進位信號產生計數(shù)器，實際為一個102分頻計數(shù)器，即每計滿102個時鐘送出一個1海里進位信號；另一組為海里計數(shù)器，1海里進位信號作為該計數(shù)器的使能信號，該計數(shù)器的計數(shù)值對應于海里數(shù)，而距離收聽區(qū)間的起始值和結束值（即測距范圍）可以預置，通過距離收聽區(qū)間計數(shù)值與預置值的比較，產生距離區(qū)間標志信號，以表明所測目標是否在測距范圍內。具體電路簡化后如圖2所示，其中R0～R15為目標距離值，RL0～RL7為距離收聽區(qū)間計數(shù)值，距離收聽區(qū)間為5～250海里，RLI為距離區(qū)間標志位。這些電路用CPLD器件來實現(xiàn)只用了一片ispLSI1032E不到二分之一的資源。
3．2長延遲電路
　　二次雷達的應答信號由12個碼脈沖和一個框架脈沖對（F1，F(xiàn)2）構成，框架脈沖對之間的間隔為168個系統(tǒng)時鐘，12個碼脈沖和1個X脈沖（暫未用）等間隔地分布在框架對之間，即每隔12個系統(tǒng)時鐘存在一個碼脈沖或框架脈沖，如果延遲168時鐘的脈沖和未延遲的脈沖同時存在，則可以認為存在一個框架，當然實際判別要復雜得多，但基本原理
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是一樣的，其簡化電路如圖3所示：93422是一片256×4位的靜態(tài)RAM，它的地址由一個168分頻計數(shù)器產生，每當RAM地址發(fā)生變化時，先讀出該地址單元的內容，再寫入新的內容，由于地址計數(shù)器是168分頻的，因此讀出某信號比寫入該信號延遲168個時鐘，所以通過比較輸入和輸出RAM的信號，即可判別是否有框架存在，而這里的延遲線保證了當?shù)刂钒l(fā)生變化時，對RAM先進行讀操作，再進行寫操作。但要說明的是CPLD器件內沒有RAM和延遲線，所以這里需要一片靜態(tài)RAM93422和一片延遲線，而其它電路都可以由CPLD器件來完成。
3．3短延遲電路
　　二次雷達中還經(jīng)常用到短延遲電路，以達到時序相配合的目的，如對旁瓣抑制信號RSLS要延遲5個時鐘周期，除了可以象長延遲電路一樣用地址計數(shù)器和RAM構成延遲電路來實現(xiàn)外，更簡單的一種方法是采用4×4寄存堆和分頻器來構成，如圖4所示：寄存器堆的讀寫使能經(jīng)二分頻和四分頻后分別作為寄存器堆的高位地址和低位地址，而寄存器堆的讀使能是寫使能經(jīng)5個時鐘周期的延遲后產生的，因此同一信號從寫入寄存器到讀出寄存器剛好相差5個時鐘周期。
3．4判別準則電路
　　在二次雷達中，對飛機的回答依照一定的準則進行判別，這個準則實現(xiàn)起來有一定的復雜性，因為作出判定所依據(jù)的條件很多，而且要求在1．45μs的時間內完成判定，因此只有通過高速的硬件電路來完成，這里可用PROM來實現(xiàn)各種判別，地址是判別的條件，內容是判別的結果。下面以軍事應答的判別為例，說明其工作原理：軍事應答是一種特殊應答，它是由連續(xù)兩個相隔3個碼脈沖位置（36個系統(tǒng)時鐘）的框架對組成，而軍事告警應答則是由連續(xù)四個分別相隔3個碼脈沖位置的框架對組成，若前
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一個應答有SPI碼脈沖，且此碼脈沖又是后一個應答的F1框架，則可判定為一個軍事應答；若連續(xù)出現(xiàn)兩個軍事應答，則可判定為一個軍事告警應答，判別PROM為容量128×4位，地址分別由四個連續(xù)應答的F1框架脈沖和SPI脈沖構成，內容則是判別結果，若兩個應答構成軍事應答關系，則這兩個應答的輸出都為“1”，因此，當兩個連續(xù)的應答被標注，則可判定有一個軍事應答，當四個連續(xù)的應答被標注，則可判定有一個軍事告警應答，根據(jù)以上準則得表1，可用一片BPROM芯片82S131來實現(xiàn)，但隨著時代的變遷，BPROM芯片已基本停產，很難找到貨源，為此，我們改用CPLD器件來實現(xiàn)，對表1用卡若圖簡化后，得輸出邏輯表達式：
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　　上述的組合邏輯在CPLD器件中很容易實現(xiàn)，具體電路如圖5所示。
4結束語
　　采用可編程器件，不僅大大簡化了PCB板的布板，將原來數(shù)十片甚至上百塊通用IC芯片壓縮進一塊CPLD芯片，更重要的是可編程器件在輸入／輸出管腳能不變的情況下，可隨時修改電路設計，大大
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縮短了產品的設計周期；而且在外圍電路保持不變的情況下，換一塊CPLD芯片就能實現(xiàn)一種新的功能，該特點對于開發(fā)系列化產品尤其重要。

1　Lattice Semiconductor Corp．，ISP Data Book．Lattice Semiconductor Corp．，1994
2　宋萬杰，羅豐，吳順君編著．CPLD技術及其應用．西安：西安電子科技大學出版社，1999，9
3　蔣璇，臧春華編著．數(shù)字系統(tǒng)設計與PLD應用技術．北京：電子工業(yè)出版社，2001，11