單片機晶振旁邊兩個對地電容叫晶振的負載電容，分別接在晶振的兩個腳上和對地的電容，一般在幾十皮發(fā)。它會影響到晶振的諧振頻率和輸出幅度，一般訂購晶振時候供貨方會問你負載電容是多少。

　　一般單片機的晶振工作于并聯(lián)諧振狀態(tài)，也可以理解為諧振電容的一部分。它是根據(jù)晶振廠家提供的晶振要求負載電容選值的，換句話說，晶振的頻率就是在它提供的負載電容下測得的，能最大限度的保證頻率值的誤差。也能保證溫漂等誤差。兩個電容的取值都是相同的，或者說相差不大，如果相差太大，容易造成諧振的不平衡，容易造成停振或者干脆不起振。晶振負載電容值指的是晶振的交流電路中參與振蕩與晶振串聯(lián)或者并聯(lián)的負載電容值。晶振的電路頻率主要是有晶振自身決定，既然負載電容參與電路振蕩，肯定會對頻率多少起到微調(diào)作用。負載電容值越小，振蕩電路就會反而越高。

　　各種邏輯芯片的晶振引腳可以等效為電容三點式振蕩器。晶振引腳的內(nèi)部通常是一個反相器，或者是奇數(shù)個反相器串聯(lián)。在晶振輸出引腳XO和晶振輸入引腳XI之間用一個電阻連接，對于CMOS芯片通常是數(shù)M到數(shù)十M歐之間。很多芯片的引腳內(nèi)部已經(jīng)包含了這個電阻，引腳外部就不用接了。這個電阻是為了使反相器在振蕩初始時處與線性狀態(tài)，反相器就如同一個有很大增益的放大器，以便于起振。石英晶體也連接在晶振引腳的輸入和輸出之間，等效為一個并聯(lián)諧振回路，振蕩頻率應該是石英晶體的并聯(lián)諧振頻率。晶體旁邊的兩個電容接地，實際上就是電容三點式電路的分壓電容，接地點就是分壓點。以接地點即分壓點為參考點，振蕩引腳的輸入和輸出是反相的，但從并聯(lián)諧振回路即石英晶體兩端來看，形成一個正反饋以保證電路持續(xù)振蕩。在芯片設計時，這兩個電容就已經(jīng)形成了，一般是兩個的容量相等，容量大小依工藝和版圖而不同，但終歸是比較小，不一定適合很寬的頻率范圍。外接時大約是數(shù)PF到數(shù)十PF，依頻率和石英晶體的特性而定。需要注意的是：這兩個電容串聯(lián)的值是并聯(lián)在諧振回路上的，會影響振蕩頻率。當兩個電容量相等時，反饋系數(shù)是0.5，一般是可以滿足振蕩條件的，但如果不易起振或振蕩不穩(wěn)定可以減小輸入端對地電容量，而增加輸出端的值以提高反饋量。

　　振蕩電路不匹配導致晶振不起振，影響振蕩電路的三個指標：頻率誤差、負性阻抗、激勵電平。

　?、兕l率誤差太大，導致實際頻率偏移標稱頻率從而引起晶振不起振。

　　解決辦法：選擇合適的PPM值的產(chǎn)品。

　?、谪撔宰杩惯^大太小都會導致晶振不起振。晶振在工作逐漸出現(xiàn)停振現(xiàn)象，用手碰觸或者用電烙鐵加熱晶振引腳又開始工作。

　　解決辦法：負性阻抗過大，可以將晶振外接電容Cd和Cg的值調(diào)大來降低負性阻抗;負性阻抗太小，則可以將晶振外接電容Cd和Cg的值調(diào)小來增大負性阻抗。一般而言，負性阻抗值應滿足不少于晶振標稱最大阻抗3-5倍。

　?、奂铍娖竭^大或者過小也將會導致晶振不起振，激勵電平過大則可能出現(xiàn)晶振在工作中發(fā)燙，逐漸出現(xiàn)停振現(xiàn)象。

　　解決辦法：通過調(diào)整電路中的Rd的大小來調(diào)節(jié)振蕩電路對晶振輸出的激勵電平。一般而言，激勵電平越小越好，處理功耗低之外，還跟振蕩電路的穩(wěn)定性和晶振的使用壽命有關。

　　晶振PCB布線：在PCB布線時，晶振電路的走線盡可能的短直，并盡可能靠近MCU，盡量降低振蕩電路中的雜散電容對晶振的影響；PCB布線的時候，盡量不要在晶振下面走信號線，避免對晶振產(chǎn)生電磁干擾，從而導致振蕩電路不穩(wěn)定。帶有晶振的電路板一般不建議用超聲波清洗，避免發(fā)生共振而損壞晶振導致不良。

　　在PCB上的位置：如果你的PCB板比較大，晶振盡量靠邊一些，這是因為晶振設計在中間位置會因PCB板變形產(chǎn)生的機械張力而受影響，可能出現(xiàn)不良；如果你的PCB板比較小，晶振位置盡量往中間靠，不要設計在邊沿位置，這是因為PCB板小，一般SMT過回流焊都是多拼板，在分板的時候產(chǎn)生的機械張力會對晶振有影響，可能產(chǎn)生不良。
責任編輯；zl