摘要： 在反輻射導(dǎo)彈的雷達(dá)導(dǎo)引頭中，信號(hào)跟蹤器的實(shí)時(shí)性是影響系統(tǒng)性能的重要因素之一。介紹了利用高性能FPGA豐富的資源實(shí)現(xiàn)的多路脈沖重復(fù)頻率跟蹤器，它解決了在密集信號(hào)環(huán)境下信號(hào)跟蹤的實(shí)時(shí)性問(wèn)題，減小了系統(tǒng)體積。經(jīng)過(guò)實(shí)驗(yàn)驗(yàn)證，其各項(xiàng)指標(biāo)均達(dá)到了設(shè)計(jì)要求。

關(guān)鍵詞： 反輻射導(dǎo)彈 信號(hào)跟蹤 現(xiàn)場(chǎng)可編程門(mén)陣列

隨著高科技的迅速發(fā)展，現(xiàn)代戰(zhàn)爭(zhēng)已經(jīng)不僅是傳統(tǒng)意義戰(zhàn)場(chǎng)上的較量，電子戰(zhàn)已經(jīng)成為決定戰(zhàn)爭(zhēng)勝負(fù)的重要因素之一。反輻射導(dǎo)彈在電子戰(zhàn)中扮演著重要的角色，它在戰(zhàn)爭(zhēng)中可以有效地壓制或摧毀敵方武器系統(tǒng)中的雷達(dá)，使敵方武器系統(tǒng)失去攻擊能力，取得制空權(quán)，發(fā)揮己方的空中優(yōu)勢(shì)。在反輻射導(dǎo)彈中引導(dǎo)攻擊目標(biāo)的是雷達(dá)導(dǎo)引頭，它截獲目標(biāo)雷達(dá)的信號(hào)并檢測(cè)出信號(hào)入射角，輸送給導(dǎo)彈控制系統(tǒng)，導(dǎo)引導(dǎo)彈跟蹤目標(biāo)直到命中。

脈沖重復(fù)頻率（ＰＲＦ）跟蹤器是雷達(dá)導(dǎo)引頭的重要器件，它的功能是在雷達(dá)導(dǎo)引頭接收到的信號(hào)流中選擇出目標(biāo)信號(hào)。在日趨復(fù)雜的電磁環(huán)境下，空間信號(hào)密度已經(jīng)達(dá)到５０～１００萬(wàn)脈沖／秒，至少相當(dāng)于幾百個(gè)輻射源的總和。所以信號(hào)接收機(jī)截獲到的信號(hào)通常是不止一部雷達(dá)的信號(hào)，往往包括很多部。脈沖重復(fù)頻率跟蹤器就是要在包含多部雷達(dá)的信號(hào)流中選出要截獲的那部雷達(dá)信號(hào)，送到后面的信號(hào)處理機(jī)。如圖１所示，接收機(jī)收到的信號(hào)包括多部信號(hào)，經(jīng)過(guò)脈沖重復(fù)頻率跟蹤器的選擇后只輸出一部信號(hào)送到后續(xù)的信號(hào)處理機(jī)。 目前，實(shí)現(xiàn)脈沖重復(fù)頻率跟蹤器的方法主要有三種：純軟方式、半軟半硬方式和純硬方式。純軟方式用高速ＤＳＰ完成全部功能，這種方式在現(xiàn)代密集信號(hào)環(huán)境下將影響系統(tǒng)的實(shí)時(shí)性，要想實(shí)現(xiàn)多路信號(hào)的跟蹤需要多個(gè)ＤＳＰ，這將造成系統(tǒng)體積龐大。半軟半硬方式用ＤＳＰ和硬件電路分別完成一部分功能，和前一種方式有相同的缺點(diǎn)。純硬方式用ＦＰＧＡ或ＣＰＬＤ實(shí)現(xiàn)跟蹤信號(hào)的全部功能，具有實(shí)時(shí)性好、性能穩(wěn)定的優(yōu)點(diǎn)，能滿足目前復(fù)雜電磁環(huán)境的要求，并且集成度高，可以實(shí)現(xiàn)系統(tǒng)的小型化。

本文利用ＦＰＧＡ資源豐富、易于編程的特點(diǎn)設(shè)計(jì)了純硬方式的脈沖重復(fù)頻率跟蹤器，實(shí)現(xiàn)了在密集信號(hào)環(huán)境下的信號(hào)跟蹤，并且將多路并行的跟蹤器集成在一片ＦＰＧＡ中，簡(jiǎn)化了系統(tǒng)結(jié)構(gòu)，縮小了體積。

１ 脈沖重復(fù)頻率（ＰＲＦ）跟蹤器原理

１．１ 脈沖重復(fù)頻率跟蹤器

為了在密集的信號(hào)流中分離出一部信號(hào)，需要知道該信號(hào)的脈沖重復(fù)頻率以及脈沖重復(fù)周期（ＰＲＩ）類型，這部分工作通常由雷達(dá)偵察系統(tǒng)或反輻射導(dǎo)彈的信號(hào)預(yù)處理器來(lái)完成。脈沖重復(fù)頻率是識(shí)別雷達(dá)的一個(gè)重要參數(shù)，因?yàn)樗抢走_(dá)最具特征的信號(hào)參數(shù)。所說(shuō)的最具特征，是指雷達(dá)的性能受其所使用的脈沖重復(fù)頻率的影響很大，例如對(duì)于常規(guī)雷達(dá)來(lái)說(shuō)，脈沖重復(fù)頻率的數(shù)值決定了雷達(dá)的最大無(wú)模糊距離和最大無(wú)模糊徑向速度。脈沖重復(fù)周期（ＰＲＩ）是脈沖重復(fù)頻率的倒數(shù)，其類型大致可分為三種：固定、跳變和參差。固定ＰＲＩ信號(hào)的各個(gè)脈沖之間的間隔是恒定的；如果把信號(hào)的ＰＲＩ加上人為的隨機(jī)跳變就構(gòu)成了跳變ＰＲＩ信號(hào)，其ＰＲＩ的變化值可達(dá)脈沖重復(fù)周期平均值的１５％；參差ＰＲＩ信號(hào)由多個(gè)間隔不同的脈沖組成一個(gè)信號(hào)序列幀，各脈沖重復(fù)周期的總和稱為幀周期，幀周期之間的小間隔稱為小周期，一般幀周期是固定的。

根據(jù)以上分析，為了實(shí)現(xiàn)各種ＰＲＩ類型信號(hào)的實(shí)時(shí)跟蹤，在ＦＰＧＡ中設(shè)計(jì)了脈沖重復(fù)頻率跟蹤器電路，其原理圖如圖２所示。

由圖２可見(jiàn)，跟蹤器包括重復(fù)周期寄存器０～７、參差寄存器、輸出波門(mén)寄存器以及重復(fù)周期計(jì)數(shù)器、輸出波門(mén)計(jì)數(shù)器、輸出控制器等單元。其中，參差寄存器存儲(chǔ)參差ＰＲＩ信號(hào)的小周期數(shù)，即參差數(shù)；重復(fù)周期寄存器０～７存儲(chǔ)信號(hào)的各個(gè)重復(fù)周期。由于目前參差雷達(dá)一般不超過(guò)８參差數(shù)，所以重復(fù)周期寄存器有８?jìng)€(gè)即可，參差寄存器儲(chǔ)存的參差數(shù)控制各個(gè)重復(fù)周期寄存器。例如參差數(shù)等于３，則只有０～２號(hào)重復(fù)周期寄存器有效，其余５個(gè)無(wú)用。若參差數(shù)等于１，則只有０號(hào)重復(fù)周期寄存器有效，這相當(dāng)于固定ＰＲＩ信號(hào)的情況。輸出波門(mén)寄存器存儲(chǔ)的是波門(mén)寬度，其值主要由跳變ＰＲＩ信號(hào)的變化量決定。若變化量大，則輸出波門(mén)寬度也要大，這樣才能選中要截獲的信號(hào)。數(shù)值關(guān)系可表示為：波門(mén)寬度＝ＰＲＩ變化量＋脈沖寬度＋常量Ａ。常量Ａ為調(diào)整參數(shù)，可根據(jù)調(diào)試情況決定。重復(fù)周期計(jì)數(shù)器是跟蹤器的核心器件，它根據(jù)信號(hào)脈沖的到達(dá)與否決定何時(shí)開(kāi)始計(jì)數(shù)，計(jì)數(shù)周期是重復(fù)周期寄存器中的值，各個(gè)有效的重復(fù)周期寄存器的存儲(chǔ)值循環(huán)采用。其輸出送到輸出波門(mén)計(jì)數(shù)器，后者根據(jù)輸出波門(mén)寄存器中的值確定波門(mén)的寬度。輸出控制器是主要的邏輯控制單元，控制整個(gè)跟蹤器的工作。輸出控制器的功能還包括判斷信號(hào)是否截獲成功、信號(hào)是否丟失等。

１．２ 信號(hào)濾波器

各種電子對(duì)抗設(shè)備數(shù)目的急劇增加使雷達(dá)導(dǎo)引頭系統(tǒng)處于高度密集的信號(hào)環(huán)境中，脈沖重復(fù)頻率跟蹤器的實(shí)時(shí)性受到考驗(yàn)。基于以上考慮，在跟蹤器的前端設(shè)計(jì)了信號(hào)濾波器，對(duì)信號(hào)脈沖流進(jìn)行稀釋，減輕跟蹤器的壓力。信號(hào)濾波器的原理圖如圖３所示。

信號(hào)濾波器的核心是關(guān)聯(lián)比較器，ＦＰＧＡ為關(guān)聯(lián)比較器的實(shí)現(xiàn)提供了便利條件。本系統(tǒng)中采用了兩路關(guān)聯(lián)比較器，一路用于信號(hào)載頻濾波，一路用于信號(hào)脈寬濾波。由圖３可見(jiàn)，只有載頻和脈寬都在一定的范圍之內(nèi)的信號(hào)才能通過(guò)濾波器，即對(duì)信號(hào)進(jìn)行了篩選。在現(xiàn)代復(fù)雜電磁環(huán)境下，載頻和脈寬都比較接近的信號(hào)是相當(dāng)多的，同時(shí)比較器的上、下限不能取得過(guò)于接近，這樣濾波器的輸出就不只限于一部信號(hào)，即使這樣也極大地稀釋了信號(hào)流。這種稀釋過(guò)的信號(hào)流送到跟蹤器，有助于提高跟蹤器的實(shí)時(shí)性，更利于成功地截獲信號(hào)。

２ 系統(tǒng)實(shí)現(xiàn)

系統(tǒng)框圖如圖４所示，整個(gè)系統(tǒng)由ＤＳＰ和ＦＰＧＡ組成，在 ＦＰＧＡ中設(shè)計(jì)了８路跟蹤器，最多可同時(shí)對(duì)８路信號(hào)進(jìn)行跟蹤。ＤＳＰ負(fù)責(zé)控制各路跟蹤器的工作，包括對(duì)各路跟蹤器裝載參數(shù)和使能，同時(shí)通過(guò)ＨＰＩ（上位機(jī)接口）與彈上主控計(jì)算機(jī)傳遞數(shù)據(jù)。

由于各路跟蹤器都是采用純硬件方式實(shí)現(xiàn)的，所以占用的ＤＳＰ處理時(shí)間很少，ＤＳＰ只需將主控計(jì)算機(jī)傳遞的信號(hào)參數(shù)裝載到跟蹤器中，并發(fā)出啟動(dòng)命令即可，余下的工作由跟蹤器自動(dòng)完成，無(wú)需ＤＳＰ干預(yù)，使ＤＳＰ有大量的時(shí)間執(zhí)行其它計(jì)算任務(wù)。

２．１ ＦＰＧＡ器件選擇

本設(shè)計(jì)采用Ａｌｔｅｒａ公司的ＡＰＥＸ系列ＥＰ２０Ｋ２００ＥＱＩ芯片。ＡＰＥＸ系列ＦＰＧＡ是Ａｌｔｅｒａ公司的高端產(chǎn)品，是工業(yè)界第一塊整合了ＳＯＰＣ（ｓｙｓｔｅｍ－ｏｎ－ａ－ｐｒｏｇｒａｍｍａｂｌｅ

－ｃｈｉｐ）集成電路的可編程邏輯器件。其集成度高，最多能提供２５０萬(wàn)個(gè)門(mén)電路、５萬(wàn)個(gè)邏輯單元，并且在不減少邏輯單元的情況下可提供４４萬(wàn)位ＲＡＭ。低功耗設(shè)計(jì)，采用雙電壓體系，核心電壓１．８Ｖ，Ｉ／Ｏ電壓３．３Ｖ，與多種接口標(biāo)準(zhǔn)兼容。

ＥＰ２０Ｋ２００ＥＱＩ芯片屬于工業(yè)級(jí)芯片，采用２４０針ＰＱＦＰ封裝，用戶Ｉ／Ｏ管腳數(shù)為１６８?jìng)€(gè)，提供８３２０個(gè)邏輯單元，芯片面積卻僅為３４．５ｍｍ×３４．５ｍｍ。本設(shè)計(jì)中每路跟蹤器占用的邏輯單元為７％，８路跟蹤器外加一些輔助電路總共占用的邏輯單元為６０％，芯片資源尚有剩余，為將來(lái)系統(tǒng)功能改進(jìn)留了余地。

２．２ ＦＰＧＡ芯片的配置

ＡＰＥＸ系列ＦＰＧＡ芯片是基于ＳＲＡＭ技術(shù)的器件，由于ＳＲＡＭ的易失性，掉電以后芯片中的配置信息將丟失，所以每次系統(tǒng)上電時(shí)都要重新加載配置數(shù)據(jù)。Ａｌｔｅｒａ公司提供了一系列的配置器件用于儲(chǔ)存配置數(shù)據(jù)并且在上電時(shí)加載ＦＰＧＡ。本設(shè)計(jì)選用Ａｌｔｅｒａ公司的ＥＰＣ２，最大的優(yōu)勢(shì)在于ＥＰＣ２是ＦＬＡＳＨ器件，可以多次重復(fù)編程，改掉了以前的ＰＲＯＭ配置器件只能寫(xiě)入一次的缺點(diǎn)，極大地方便了系統(tǒng)調(diào)試和產(chǎn)品升級(jí)。當(dāng)設(shè)計(jì)完成的產(chǎn)品需要改進(jìn)時(shí)，只需將ＥＰＣ２中的內(nèi)容重寫(xiě)一遍即可，縮短了產(chǎn)品的研發(fā)周期。

在設(shè)計(jì)中需要注意的是ＥＰＣ２的容量是１．６Ｍｂ，根據(jù)ＦＰＧＡ芯片的容量大小需要的配置芯片的數(shù)目是不等的。本設(shè)計(jì)中采用的ＥＰ２０Ｋ２００ＥＱＩ芯片的容量是１．９Ｍｂ，所以需要兩片ＥＰＣ２。圖５是用兩片ＥＰＣ２配置ＥＰ２０Ｋ２００ＥＱＩ芯片的連線圖，通過(guò)ＥＰＣ２芯片的ｎＣＡＳＣ管腳，可以方便地實(shí)現(xiàn)多片級(jí)聯(lián)。系統(tǒng)上電后， ＥＰ２０Ｋ２００ＥＱＩ芯片檢測(cè)到ｎＣＯＮＦＩＧ管腳電平由低到高的跳變時(shí)，啟動(dòng)配置流程。首先ＥＰ２０Ｋ２００ＥＱＩ芯片驅(qū)動(dòng)ＣＯＮＦ＿ＤＯＮＥ管腳為低，將第一片ＥＰＣ２的ｎＣＳ管腳拉低，選通該芯片。經(jīng)過(guò)一段延時(shí)以后ＥＰ２０Ｋ２００ＥＱＩ芯片釋放ｎＳＴＡＴＵＳ管腳，上拉電阻將ＥＰＣ２的ＯＥ管腳拉成高電平將其使能。ＥＰＣ２用其內(nèi)部振蕩器將配置數(shù)據(jù)串行輸出到ＦＰＧＡ芯片中。當(dāng)?shù)谝黄牛校茫驳娜繑?shù)據(jù)輸出完后，它驅(qū)動(dòng)ｎＣＡＳＣ管腳為低，按順序驅(qū)動(dòng)第二個(gè)ＥＰＣ２的ｎＣＳ為低，啟動(dòng)第二個(gè)ＥＰＣ２輸出數(shù)據(jù)。前一個(gè)ＥＰＣ２啟動(dòng)下一個(gè)ＥＰＣ２的過(guò)程在一個(gè)時(shí)鐘周期內(nèi)就可以完成，所以輸送給ＦＰＧＡ芯片的數(shù)據(jù)流是連續(xù)的。

２．３ ＦＰＧＡ芯片的在線編程

ＡＰＥＸ系列ＦＰＧＡ芯片在邊界掃描模式（ＪＴＡＧ模式）下可以對(duì)其進(jìn)行在線的配置重構(gòu)，系統(tǒng)無(wú)需重新上電就可以修改ＦＰＧＡ芯片的配置，極大地方便了調(diào)試。ＪＴＡＧ模式也可以對(duì)ＥＰＣ２進(jìn)行在線編程。在系統(tǒng)設(shè)計(jì)時(shí)，可以把多個(gè)器件組成一個(gè)ＪＴＡＧ器件鏈，用一個(gè)ＪＴＡＧ兼容頭（例如Ａｌｔｅｒａ的ＢｙｔｅＢｌａｓｔｅｒＭＶ并口下載電纜）把所有的器件連接起來(lái)。ＪＴＡＧ器件鏈方式特別適合電路板上有多個(gè)器件的情況，用一個(gè)ＪＴＡＧ頭就可以對(duì)多個(gè)器件進(jìn)行在線編程。本設(shè)計(jì)中電路板上有三個(gè)ＪＴＡＧ器件，包括兩片ＥＰＣ２和一片ＦＰＧＡ，設(shè)計(jì)的ＪＴＡＧ器件鏈如圖６所示。

圖5 EPC2配置FPGA

在ＪＴＡＧ器件鏈中，兩個(gè)ＥＰＣ２是第一和第二個(gè)器件，ＦＰＧＡ是第三個(gè)器件，ＪＴＡＧ按順序?qū)ζ骷幊獭．?dāng)對(duì)ＦＰＧＡ編程時(shí)，通過(guò)軟件將兩個(gè)ＥＰＣ２設(shè)置成ＢＹＰＡＳＳ模式，編程數(shù)據(jù)從ＥＰＣ２的ＴＤＩ管腳直接輸出到ＴＤＯ管腳直達(dá)ＦＰＧＡ芯片，實(shí)現(xiàn)了對(duì)ＦＰＧＡ芯片的在線編程。采用這種ＪＴＡＧ器件鏈方式，方便了系統(tǒng)調(diào)試，縮短了產(chǎn)品的開(kāi)發(fā)周期。

３ ＦＰＧＡ應(yīng)用系統(tǒng)設(shè)計(jì)中應(yīng)注意的問(wèn)題

為了提高ＦＰＧＡ應(yīng)用系統(tǒng)的抗干擾性能，應(yīng)盡量采用多層印刷電路板，并有完整的ＧＮＤ層和電源層，從而提供幾乎無(wú)限的電流吸收能力，起到防止噪聲和為邏輯信號(hào)提供屏蔽的作用。由于ＡＰＥＸ ＥＰ２０ＫＥ系列ＦＰＧＡ采用雙電壓體系，最好采用兩個(gè)電源層，一個(gè)作為核心電源層，一個(gè)作為Ｉ／Ｏ電源層。本設(shè)計(jì)采用了八層電路板工藝，其中有兩個(gè)ＧＮＤ層、一個(gè)核心電壓層、一個(gè)Ｉ／Ｏ電壓層以及四個(gè)信號(hào)層，在實(shí)際調(diào)試中抗干擾性能明顯強(qiáng)于以前的雙面板系統(tǒng)。如果在實(shí)際應(yīng)用中對(duì)價(jià)格敏感，也可采用四層板工藝，其中應(yīng)有一個(gè)完整的ＧＮＤ層，一個(gè)分割的電源層。

ＦＰＧＡ器件的每一個(gè)電源和ＧＮＤ引腳都應(yīng)當(dāng)直接連接到電源和ＧＮＤ平面上，每一對(duì)電源和ＧＮＤ引腳都應(yīng)當(dāng)接上一個(gè)電源去耦電容器，而且盡可能靠近ＦＰＧＡ器件。對(duì)于ＰＱＦＰ封裝的器件，應(yīng)當(dāng)把去耦電容器集中在器件正下方電路板焊接面上，這樣既達(dá)到了靠近器件的目的，又可以減少電路板的面積。

在電源線進(jìn)入電路板的地方一般都放置一個(gè)１００μＦ的大容量電容器，以穩(wěn)定電源電壓，但是這個(gè)電容器有時(shí)也會(huì)成為導(dǎo)致ＦＰＧＡ器件配置失敗的隱患。Ａｌｔｅｒａ器件在上電初始化時(shí)，首先實(shí)行一個(gè)ＰＯＲ（上電復(fù)位）延遲以等待電源穩(wěn)定。如果電源電壓上升時(shí)間較長(zhǎng)，超過(guò)了ＰＯＲ延遲時(shí)間，可能造成器件初始化不正確，導(dǎo)致功能失效。當(dāng)用ＥＰＣ２配置ＡＰＥＸ ＥＰ２０ＫＥ系列ＦＰＧＡ?xí)r，ＰＯＲ延遲最大為２００ｍｓ，所以電源電壓上升時(shí)間不能超過(guò)這個(gè)時(shí)間。如果出現(xiàn)系統(tǒng)上電時(shí)ＦＰＧＡ器件配置失敗的情況，應(yīng)當(dāng)考慮是否由于大容量電容器致使電源電壓上升太慢，這時(shí)可以更換一個(gè)小容量的電容器。尤其是在單塊電路板上調(diào)試成功，而多塊電路板連在一起調(diào)試時(shí)出現(xiàn)這種情況更應(yīng)考慮這個(gè)原因。因?yàn)槎鄩K電路板連在一起時(shí)電源濾波電容是并聯(lián)的，此時(shí)容量相加導(dǎo)致更大容量的電容出現(xiàn)在電源入口處，致使電壓上升過(guò)慢。本系統(tǒng)在調(diào)試時(shí)就曾遇見(jiàn)這種情況，將電源濾波電容從１００μＦ調(diào)整為２２μＦ便解決了問(wèn)題。

圖6 JTAG器件鏈

為了提高電路設(shè)計(jì)效率，應(yīng)盡量多采用ＬＰＭ宏單元庫(kù)。ＬＰＭ是參數(shù)化的模塊庫(kù)，是優(yōu)秀的版圖設(shè)計(jì)人員和軟件人員智慧的結(jié)晶。ＬＰＭ包括了常用的邏輯單元，通過(guò)修改ＬＰＭ的某些參數(shù)，就能迅速設(shè)計(jì)出自己的電路。Ａｌｔｅｒａ公司提供的ＬＰＭ宏單元庫(kù)是Ａｌｔｅｒａ系列ＦＰＧＡ器件的絕佳組合，可以實(shí)現(xiàn)絕大部分的設(shè)計(jì)功能，并能提供較高的運(yùn)行速度和較低的資源占用率。在設(shè)計(jì)中發(fā)現(xiàn)，多采用ＬＰＭ宏單元庫(kù)的電路與不采用ＬＰＭ宏單元庫(kù)的電路相比，資源占用率可減少１０％～３０％，可見(jiàn)節(jié)省的芯片資源是很可觀的。

本設(shè)計(jì)利用ＦＰＧＡ設(shè)計(jì)靈活、易于編程和容量大的特點(diǎn)實(shí)現(xiàn)了多路脈沖重復(fù)頻率跟蹤器，解決了在密集信號(hào)環(huán)境下跟蹤系統(tǒng)的實(shí)時(shí)性問(wèn)題，將八路跟蹤器設(shè)計(jì)在一片Ａｌｔｅｒａ公司的ＡＰＥＸ ＥＰ２０Ｋ２００ＥＱＩ ＦＰＧＡ芯片中，縮小了電路體積，滿足了系統(tǒng)小型化的要求。實(shí)驗(yàn)證明用高性能ＦＰＧＡ實(shí)現(xiàn)多路脈沖跟蹤系統(tǒng)是完全可行的。