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　　小波分析理論以其良好的時頻區(qū)域性和多分辨率分析能力，開辟了圖像處理的嶄新領域。小波變換是一種很好的圖像分解方法，非常適合于分析突變信號而用于靜止圖像邊緣的提取和壓縮。高階小波變化還可以用于實時處理視頻圖像信號，在減少編碼時間、提高壓縮比和降低失真度方面，都有很好的效果。因此，小波變換在圖像處理中具有十分優(yōu)越的性能。

　　國際標準化組織和國際電子技術聯(lián)盟聯(lián)合推出的新一代靜止圖像壓縮標準JPEG2000采用了基于提升算法的離散小波變換。JPEG2000標準中用到了兩種方式來提升小波：一種是可逆的整數型5/3小波變換，主要用于實現無損圖像壓縮，也可用于有損圖像壓縮;另一種是浮點型9/7小波變換，用于高質量的有損圖像壓縮。其中整數5/3小波變換在很多領域有著重要應用，如醫(yī)學圖像、衛(wèi)星傳輸圖像等。本文將實現基于FPGA的圖像二維5/3提升小波變換，采用FPGA芯片實現計算量十分復雜的二維提升小波變換，可以大大提高圖像壓縮運算速度，保證系統(tǒng)的實時性要求。

　　1 5/3提升小波變換算法原理

　　小波提升算法的基本思想是通過基本小波(lazy wavelet)逐步構建出一個具有更加良好性質的新小波，它的實現步驟有三個：分裂(split)、預測(predict)和更新(update)。分裂是將輸入數據分為偶數序列和奇數序列二個部分;預測是用分裂的偶數序列預測奇數序列，得到的預測誤差為變換的高頻分量;更新是由預測誤差來更新偶數序列，得到變換的低頻分量。典型的單步小波提升結構如圖1所示。

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　　在JPEG2000中，5/3提升小波變換的算法為：

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　　相應的原理框圖如圖2所示。

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　　2 對5/3提升小波變換硬件實現特點的分析

　　在提升算法的實現中，它的系數分布存在的特點，可以簡化設計的實現。

　　(1)對輸入數據的處理，只牽涉到了兩兩相鄰的數據(圓圈中的數字表示執(zhí)行的時鐘序號)，數據相關性圖如圖3所示。對圖像數據進行行/列變換時，只需要得到該數據以及同一行(列)的相鄰兩個數據，就可以進行當前數據的行/列變換，而與其他數據無關，其本質是將奇序列數據與偶序列數據順次逐一輸入。因此，對數據輸入部分的處理可以通過構建兩個地址生成模塊，實現對奇偶地址數據的讀取。

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　　(2)提升算法具有原位計算的特點，因此計算的系數可以直接替代原始數據而不需要附加數據存儲空間。對于它的行、列變換都可以只使用同一個存儲器RAM進行原始數據、中間數據和變換后數據的存儲。由圖4可以清楚地看到，二維提升小波變換后的系數在存儲空間的分布情況。原位存儲的特點大大地節(jié)省了片上資源，最有效地提高了系統(tǒng)利用率。

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　　(3)行方向與列方向的提升小波變換是一樣的，因此可以將一維提升小波變換設計成一個獨立的模塊，之后對它進行反復調用。這也是簡化系統(tǒng)的有效途徑之一。

　　3 圖像的二維提升小波變換的總體設計

　　一維小波變換是二維小波變換的前提，對于它的FPGA實現，由圖2可以看出，5/3提升小波變換中主要計算是加、減運算，而除法運算是除以2和除以4，這在硬件實現中可通過“右移”操作實現快速運算。因此在設計中只需將圖2中的乘法器模塊用相應的移位操作模塊代替。而圖2中乘以-1/2模塊被替代為右移1位模塊之后，便少了一個負號，因此再將此乘法器后面的加法器模塊改為減法器，同樣達到了乘以-1/2的效果。這樣的改進還簡化了負數在硬件電路中的運算。改進后的硬件實現框圖如圖5所示。

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　　二維小波變換的硬件原理結構如圖6所示，其工作原理如下：采用RAM1功能模塊來實現圖像數據的存儲;通過地址生成模塊來實現對存儲器中奇偶地址數據的分裂操作，先進行行方向的奇偶序列地址分裂，并做一維小波變換;行方向的操作一結束，立即進行列方向的奇偶序列地址分裂，并做一維小波變換。以上兩步反復進行，便可完成圖像的多級二維小波變換，最終的小波變換系數將被存儲在RAM2中。

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　　4 二維5/3提升小波變換的FPGA實現

　　4.1 主要功能模塊的設計

　　(1)RAM模塊。要實現對同一個數據塊的雙輸出，以便進行一維提升小波變換，因此選擇了具備雙端口功能的宏模塊，用來存儲行小波變換系數和存儲列小波變換系數，這樣的結構能更加清晰地反映算法的實現流程，能夠實現算法中對奇偶地址數據的同時讀取。

　　(2)行方向奇地址發(fā)生模塊和行方向偶地址發(fā)生模塊。行方向奇地址發(fā)生模塊實現功能是在每個時鐘周期內，依次輸出如圖7所示的白色圓圈所示存儲器行方向奇數單元的地址，這實際上是一個計數功能。行方向偶地址發(fā)生模塊實現的功能與行方向奇地址發(fā)生模塊類似，不同的是在每個時鐘周期內按行輸出圖7所示的灰色圓圈的序號。

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　　(3)列方向奇地址發(fā)生模塊和列方向偶地址發(fā)生模塊。在計數結束時，列方向奇地址發(fā)生模塊在每個時鐘周期內依次輸出如圖8所示的白色圓圈所示的存儲器列方向奇數單元的地址。列方向偶地址發(fā)生模塊實現的功能與列方向奇地址發(fā)生模塊類似，不同的是在每個時鐘周期內按列輸出圖8所示的灰色圓圈的序號。

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　　4.2 系統(tǒng)實現

　　系統(tǒng)頂層原理如圖9所示(圖中略去了時鐘信號控制線)。在系統(tǒng)結構中添加delay延時寄存器，從調整系統(tǒng)的時序;RAM1、RAM2是沒有被放入初始化文件的兩個相同的存儲器;sel1、sel2、sel3是三類相似功能的數據選擇器，完成整個結構的基本控制功能。sel1實現的功能是當行變換結束后，切換RAM1的地址輸入為列方向地址;sel2實現的功能是當行變換結束后，將“小波變換”模塊的輸入數據從行變換地址尋址得到的數據切換到列變換地址尋址得到的數據;sel3實現的功能是通過行變換標志信號和列變換標志信號來實現對RAM2的讀寫控制，當系統(tǒng)進行列變換時，RAM2模塊寫無效;當系統(tǒng)進行列變換時，RAM2模塊寫有效;當列變換完成時，RAM2模塊再次寫無效，此時RAM2中已經寫入數據。

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　　系統(tǒng)工作過程如下：首先是行方向一維小波變換：圖像的灰度值數據預存在“Video RAM”模塊中，時鐘信號一來，便立即啟動水平奇地址模塊和水平偶地址模塊，開始奇偶地址分裂，進行行方向的一維小波變換，同時將行變換的數據存到RAM1中。其次再進行行、列變換切換時控制：當一次行方向地址奇偶分裂一結束，水平奇地址模塊和水平偶地址模塊將發(fā)出一個結束的標志信號，它將啟動sel1、sel2、sel3開始工作。最后再進行列變換的過程，RAM2中存儲列變換的結果數據。此時即完成了圖像二維提升小波變換。

　　采用QuartusⅡ軟件對系統(tǒng)進行了綜合、仿真，系統(tǒng)在FPGA芯片中(EP2C70F672C6)實現，結果顯示系統(tǒng)耗時為163.85μs。完全能夠保證圖像壓縮系統(tǒng)的實時性要求，它的值正是二維小波系數。

　　本文分析了提升算法的系數分布存在的特點，提出了5/3二維提升小波變換硬件實現的簡化方案，并在FPGA芯片中實現了對圖像的5/3二維提升小波變換。采用FPGA芯片實現計算量十分復雜的二維提升小波變換，可以大大提高圖像壓縮的運算速度，保證系統(tǒng)的實時性要求。本方法在很多領域的圖像處理中有著廣闊的應用前景。