1.硬件設(shè)計(jì)基本原則

　　(1)速度與面積平衡和互換原則：

　　一個(gè)設(shè)計(jì)如果時(shí)序余量較大，所能跑的頻率遠(yuǎn)高于設(shè)計(jì)要求，能可以通過模塊復(fù)用來減少整個(gè)設(shè)計(jì)消耗的芯片面積，這就是用速度優(yōu)勢(shì)換面積的節(jié)約;

　　反之，如果一個(gè)設(shè)計(jì)的時(shí)序要求很高，普通方法達(dá)不到設(shè)計(jì)頻率，那么可以通過數(shù)據(jù)流串并轉(zhuǎn)換，并行復(fù)制多個(gè)*作模塊，對(duì)整個(gè)設(shè)計(jì)采用“乒乓*作”和“串并轉(zhuǎn)換”的思想進(jìn)行處理，在芯片輸出模塊處再對(duì)數(shù)據(jù)進(jìn)行“并串轉(zhuǎn)換”。從而實(shí)現(xiàn)了用面積復(fù)制換取速度的提高。

　　(2)硬件原則：理解HDL本質(zhì)

　　(3)系統(tǒng)原則：整體把握

　　(4)同步設(shè)計(jì)原則：設(shè)計(jì)時(shí)序穩(wěn)定的基本原則

　　2.Verilog作為一種HDL語言，對(duì)系統(tǒng)行為的建模方式是分層次的。比較重要的層次有 系統(tǒng)級(jí)(system)、算法級(jí)(Algorithm)、寄存器傳輸級(jí)(RTL)、邏輯級(jí)(Logic)、門級(jí)(Gate)、電路開關(guān)級(jí)(Switch)。

　　3.實(shí)際工作中，除了描述 仿真測(cè)試激勵(lì)(Testbench)時(shí) 使用for循環(huán)語句外，極少在RTL級(jí)編碼中使用for循環(huán)，這是因?yàn)閒or循環(huán)會(huì)被綜合器展開為所有變量情況的執(zhí)行語句，每個(gè)變量獨(dú)立占用寄存器資源，不能有效的復(fù)用硬件邏輯資源，造成巨大的浪費(fèi)。一般常用case語句代替。

　　4.if…else…和case在嵌套描述時(shí)是有很大區(qū)別的，

　　if…else…是有優(yōu)先級(jí)的，一般來說，第一個(gè)if的優(yōu)先級(jí)最高，最后一個(gè)else的優(yōu)先級(jí)最低。

　　而case語句是平行語句，它是沒有優(yōu)先級(jí)的，而建立優(yōu)先級(jí)結(jié)構(gòu)需要耗費(fèi)大量的邏輯資源，所以能用case的地方就不要用if…else…語句。

　　補(bǔ)充：1.也可以用if…; if…; if…;描述不帶優(yōu)先級(jí)的“平行”語句。

　　5.FPGA一般觸發(fā)器資源比較豐富，而CPLD組合邏輯資源更豐富。

　　6.FPGA和CPLD的組成：

　　FPGA基本有可編程I/O單元、基本可編程邏輯單元、嵌入式塊RAM、豐富的布線資源、底層嵌入功能單元和內(nèi)嵌專用硬核等6部分組成。

　　CPLD的結(jié)構(gòu)相對(duì)比較簡(jiǎn)單，主要由可編程I/O單元、基本邏輯單元、布線池和其他輔助功能模塊組成。

　　7.Block RAM:

　　3種塊RAM結(jié)構(gòu)，M512 RAM(512bit)、M4K RAM(4Kbit)、M-RAM(64Kbit).

　　M512 RAM:適合做一些小的Buffer、FIFO、DPRAM、SPRAM、ROM等;

　　M4K RAM: 適用于一般的需求

　　M-RAM: 適合做大塊數(shù)據(jù)的緩沖區(qū)。

　　Xlinx 和 Lattice FPGA的LUT可以靈活配置成小的RAM、ROM、FIFO等存儲(chǔ)結(jié)構(gòu)，這種技術(shù)被稱為分布式RAM。

　　補(bǔ)充：但是在一般的設(shè)計(jì)中，不提倡用FPGA/CPLD的片內(nèi)資源配置成大量的存儲(chǔ)器，這是處于成本的考慮。所以盡量采用外接存儲(chǔ)器。

　　8.善用芯片內(nèi)部的PLL或DLL資源完成時(shí)鐘的分頻、倍頻率、移相等*作，不僅簡(jiǎn)化了設(shè)計(jì)，并且能有效地提高系統(tǒng)的精度和工作穩(wěn)定性。