(1)對每個(gè)同步時(shí)序設(shè)計(jì)的子模塊的輸出使用寄存器(用寄存器分割同步時(shí)序模塊原則)。

　　(2)將相關(guān)邏輯和可以復(fù)用的邏輯劃分在同一模塊內(nèi)(呼應(yīng)系統(tǒng)原則)。

　　(3)將不同優(yōu)化目標(biāo)的邏輯分開。

　　(4)將送約束的邏輯歸到同一模塊。

　　(5)將存儲(chǔ)邏輯獨(dú)立劃分成模塊。

　　(6)合適的模塊規(guī)模。

　　(7)頂層模塊最好不進(jìn)行邏輯設(shè)計(jì)。

　　14.組合邏輯的注意事項(xiàng)

　　(1)避免組合邏輯反饋環(huán)路(容易毛刺、振蕩、時(shí)序違規(guī)等)。

　　解決：

　　A.牢記任何反饋回路必須包含寄存器;

　　B.檢查綜合、實(shí)現(xiàn)報(bào)告的warning信息，發(fā)現(xiàn)反饋回路(combinational loops)后進(jìn)行相應(yīng)修改。

　　(2)替換延遲鏈。

　　解決：用倍頻、分頻或者同步計(jì)數(shù)器完成。

　　(3)替換異步脈沖產(chǎn)生單元(毛刺生成器)。

　　解決：用同步時(shí)序設(shè)計(jì)脈沖電路。

　　(4)慎用鎖存器。

　　解決：

　　A.使用完備的if…else語句;

　　B.檢查設(shè)計(jì)中是否含有組合邏輯反饋環(huán)路;

　　C.對每個(gè)輸入條件，設(shè)計(jì)輸出*作，對case語句設(shè)置default*作。特別是在狀態(tài)機(jī)設(shè)計(jì)中，最好有一個(gè)default的狀態(tài)轉(zhuǎn)移，而且每個(gè)狀態(tài)最好也有一個(gè)default的*作。

　　D.如果使用case語句時(shí)，特別是在設(shè)計(jì)狀態(tài)機(jī)時(shí)，盡量附加綜合約束屬性，綜合為完全條件case語句。

　　小技巧：仔細(xì)檢查綜合器的綜合報(bào)告，目前大多數(shù)的綜合器對所綜合出的latch都會(huì)報(bào)“warning”，通過綜合報(bào)告可以較為方便地找出無意中生成的latch。

　　15.時(shí)鐘設(shè)計(jì)的注意事項(xiàng)

　　同步時(shí)序電路推薦的時(shí)鐘設(shè)計(jì)方法：

　　時(shí)鐘經(jīng)全局時(shí)鐘輸入引腳輸入，通過FPGA內(nèi)部專用的PLL或DLL進(jìn)行分頻/倍頻、移相等調(diào)整與運(yùn)算，然后經(jīng)FPGA內(nèi)部全局時(shí)鐘布線資源驅(qū)動(dòng)到達(dá)芯片內(nèi)所有寄存器和其他模塊的時(shí)鐘輸入端。

　　電子發(fā)燒友網(wǎng)編輯論：

　　對于新入職的員工來說，他們往往對FPGA的整體設(shè)計(jì)流程有了初步認(rèn)識(shí)，5項(xiàng)基本功的某幾個(gè)方面可能很扎實(shí)。但是由于某個(gè)或某幾個(gè)方面能力的欠缺，限制了他們獨(dú)自完成整個(gè)設(shè)計(jì)流程的能力。入職培訓(xùn)的目的就是幫助他們掌握整體設(shè)計(jì)流程，培養(yǎng)自我獲取信息的能力，通過幾個(gè)設(shè)計(jì)流程來回的訓(xùn)練，形成自我促進(jìn)、自我發(fā)展的良性循環(huán)。在這一過程中，隨著對工作涉及的知識(shí)的廣度和深度的認(rèn)識(shí)逐步清晰，新員工的自信心也會(huì)逐步增強(qiáng)，對個(gè)人的發(fā)展方向也會(huì)逐步明確，才能積極主動(dòng)地參與到工程項(xiàng)目中來。