雙擊【Xilinx Core Generator】，打開(kāi)現(xiàn)有的IP核工程項(xiàng)目或者創(chuàng)建一個(gè)新的IP核工程?！綱iew by function】→【Debug & Verification】→【ChipScope Pro】，雙擊VIO。彈出VIO配置界面，如圖9-10所示。

圖9-10 VIO參數(shù)設(shè)置界面

(1) 【Component Name】：輸入組件名稱。

(2) VIO Parameters選項(xiàng)組：VIO參數(shù)選項(xiàng)組。

【Enable Asynchronous Input Port】：使能異步輸入信號(hào)，最多可以設(shè)臵256個(gè)異步輸入信號(hào)，VIO的異步輸入用來(lái)監(jiān)測(cè)設(shè)計(jì)中待測(cè)試模塊的輸出信號(hào)，它與時(shí)鐘無(wú)關(guān)。

【Enable Asynchronous Output Port】：使能異步輸出信號(hào)，最多可以設(shè)臵256個(gè)異步輸出信號(hào)，VIO的異步輸出用來(lái)為待測(cè)試邏輯模塊提供輸入激勵(lì)，它與時(shí)鐘無(wú)關(guān)。

【Enable Synchronous Input Port】：使能同步輸入信號(hào)，最多可以設(shè)臵256個(gè)同步輸入信號(hào)，VIO的同步輸入信號(hào)用于監(jiān)測(cè)設(shè)計(jì)中待測(cè)試模塊的輸出信號(hào)，要求待測(cè)試信號(hào)與VIO核的CLK同步。

【Enable Synchronous Output Port】：使能同步輸出信號(hào)，最多可以設(shè)臵256個(gè)同步輸出信號(hào)，VIO的同步輸出信號(hào)為待測(cè)試模塊的輸入提供激勵(lì)，要求待測(cè)試信號(hào)與VIO核的CLK同步。

【Invert Clock Input】：VIO核可以選擇時(shí)鐘信號(hào)翻轉(zhuǎn)，即選擇采用時(shí)鐘的上升沿或者下降沿作為觸發(fā)條件。

注意：只有使用同步輸入和/或輸出的時(shí)候，時(shí)鐘信號(hào)翻轉(zhuǎn)才有效。

9.2.4 ATC2屬性

雙擊【Xilinx Core Generator】，打開(kāi)現(xiàn)有的IP核工程項(xiàng)目或者創(chuàng)建一個(gè)新的IP核工程?！綱iew by function】→【Debug & Verification】→【ChipScope Pro】。雙擊ATC2，彈出ATC2配置界面，如圖9-11所示。

圖9-11 ATC2參數(shù)設(shè)置界面

(1) 【Component Name】：輸入組件名稱。

(2) Acquisition選項(xiàng)組：

【Timing – Asynchronous Sampling】：用于異步數(shù)據(jù)捕獲。數(shù)據(jù)信號(hào)經(jīng)ATC核輸出到FPGA引腳上的通道由組合邏輯組成。

【State - Synchronous Sampling】：用于和CLK輸入信號(hào)同步的數(shù)據(jù)捕獲。數(shù)據(jù)信號(hào)經(jīng)ATC核輸出到FPGA引腳上的通道由流水線觸發(fā)器和CLK輸入信號(hào)組成。

(3) State Options:狀態(tài)選項(xiàng)組。

【Max Frequency Range】：ATC2核的最大頻率范圍。有效的最大頻率選擇項(xiàng)為0～100 MHz, 101～200 MHz, 201～300 MHz和301～500 MHz。當(dāng)目標(biāo)數(shù)據(jù)捕獲方式設(shè)臵成【State - Synchronous Sampling】，此選擇對(duì)ATC2核有效。

【TDM Rate】：ATC2核不用片上存儲(chǔ)器來(lái)存儲(chǔ)捕獲的數(shù)據(jù)，Agilent邏輯分析儀通過(guò)一個(gè)專用探頭連接器和FPGA引腳連接傳送捕獲的數(shù)據(jù)。ATC2內(nèi)核數(shù)據(jù)傳送到FPGA引腳上的速率可以與ATC2輸入端口DATA的速率相同（TDM速率=1x）或者是DATA速率的2倍（TDM速率=2x）。只有當(dāng)目標(biāo)數(shù)據(jù)捕獲方式設(shè)臵成【State - Synchronous Sampling】時(shí)，TDM速率才可以設(shè)臵成2倍數(shù)據(jù)速率。

設(shè)置好后，單擊【Next】，彈出引腳設(shè)置界面，如圖9-12所示。

圖9-12 ATC2核ATCK和ATD引腳參數(shù)

(4) Pin Settings選項(xiàng)組：引腳設(shè)置選項(xiàng)組。

【Enable Auto Setup】：使能Agilent邏輯分析儀自動(dòng)設(shè)臵ATC2核引腳和邏輯分析儀POD的連接。這個(gè)屬性使得Agilent邏輯分析儀能自動(dòng)設(shè)定每個(gè)ATC2引腳的最佳相位和電壓采樣偏移量。缺省為使能狀態(tài)。

【Enable Always On Mode】：用于強(qiáng)制ATC2核使能ATC2核內(nèi)部邏輯和輸出緩沖器。FPGA配臵完成后，該模式強(qiáng)制選擇BANK0。在該模式下，不通過(guò)手動(dòng)設(shè)臵ATC2核，器件在配臵完成之后就可以立即捕獲事件。只有當(dāng)目標(biāo)數(shù)據(jù)捕獲方式設(shè)臵成【TIMING】方式時(shí)，該選項(xiàng)設(shè)臵才有效。

【ATD Pin Count】：設(shè)臵ATD輸出引腳數(shù)量，范圍是4～128。

【Driver Endpoint Type】：用于設(shè)臵控制ATCK和ATD輸出引腳的輸出驅(qū)動(dòng)器類型：?jiǎn)味嘶蛘卟罘?。所有的ATCK和ATD引腳必須設(shè)臵成相同的驅(qū)動(dòng)器終端類型。

【ATD drivers same as ATCK】：可以修改ATCK引腳參數(shù)，如I/O標(biāo)準(zhǔn)、SLEW參數(shù)和驅(qū)動(dòng)強(qiáng)度等，并強(qiáng)制ATD驅(qū)動(dòng)器參數(shù)與ATCK的驅(qū)動(dòng)器參數(shù)保持一致。

【ATD drivers different than ATCK】：可以單獨(dú)設(shè)臵ATD的每一個(gè)引腳的驅(qū)動(dòng)器參數(shù)，完全獨(dú)立于ATCK。

(5) Signal Bank選項(xiàng)組：Signal Bank設(shè)置選項(xiàng)組。

【Signal Bank Count】：ATC2核包含了一個(gè)實(shí)時(shí)可選的數(shù)據(jù)信號(hào)組多路選擇器。該選項(xiàng)代表了多路復(fù)用器輸入，即數(shù)據(jù)輸入端口數(shù)量或者信號(hào)分組的數(shù)量。有效的信號(hào)分組值為1、2、4、8、16、32和64。

【Signal Bank Width】：設(shè)臵信號(hào)組寬度。ATC2核的每個(gè)輸入信號(hào)組數(shù)據(jù)端口的寬度取決于捕獲模式及TDM速率。在【State - Synchronous Sampling】模式，每個(gè)信號(hào)組數(shù)據(jù)端口的寬度等于【ATD Pin Count】ATD引腳數(shù)和【TDM Rate】TDM速率的乘積。在【Timing – Asynchronous Sampling】模式下，每個(gè)信號(hào)組數(shù)據(jù)端口的寬度等于（【ATD Pin Count】ATD引腳數(shù)+1）和【TDM Rate】TDM速率的乘積。

單擊【Next】，出現(xiàn)ATC2核ATCK和ATD引腳參數(shù)，如圖9-13所示。

圖9-13 ATC2核ATCK和ATD引腳參數(shù)

輸出時(shí)鐘（ATCK）和數(shù)據(jù)（ATD）引腳在ATC2核內(nèi)例化，因此用戶不用在頂層設(shè)計(jì)中手動(dòng)設(shè)計(jì)，只需在內(nèi)核產(chǎn)生器中指定這些引腳的位置和屬性。這些引腳屬性添加在ATC2核的*.NCF文件中。在引腳參數(shù)表中，可以設(shè)置ATCK和ATD引腳的位置、I/O標(biāo)準(zhǔn)、輸出驅(qū)動(dòng)和歪斜率。

(6) Pins選項(xiàng)組。

【Pin Name】：ATC有兩類輸出引腳：ATCK和ATD。當(dāng)捕獲模式設(shè)臵成【State - Synchronous Sampling】模式時(shí)，ATCK引腳用作時(shí)鐘引腳；當(dāng)捕獲模式設(shè)臵成【Timing – Asynchronous Sampling】模式時(shí)，ATCK和ATD引腳都用作數(shù)據(jù)引腳。引腳名稱是不能改變的。

【Pin Loc】：設(shè)臵ATCK或ATD引腳的位臵。

【IO Standard】：設(shè)臵ATCK或每個(gè)ATD引腳的I/O標(biāo)準(zhǔn)，標(biāo)準(zhǔn)根據(jù)器件和驅(qū)動(dòng)器終端類型而定，它和約束文件中定義的I/O標(biāo)準(zhǔn)一樣。

【Drive】：設(shè)臵引腳輸出驅(qū)動(dòng)器的最大輸出驅(qū)動(dòng)電流，2～24mA。

【Slew Rate】：設(shè)臵ATCK和ATD引腳的信號(hào)斜率，F(xiàn)AST或SLOW。