早期電子系統(tǒng)硬件設計采用分立元件，隨著集成電路的出現(xiàn)和應用，人們選用功能固定的標準集成電路（例如各種邏輯門，編碼器，譯碼器，觸發(fā)器，和計數(shù)器等）構成硬件系統(tǒng)，后來，又以微處理器為核心構成系統(tǒng)，現(xiàn)在則廣泛采用專用集成電路（ASIC）來構成系統(tǒng)，一個復雜的數(shù)字系統(tǒng)只要一片或則是幾片ASIC即可實現(xiàn)。

制作ASIC的方法大致分為兩種，一種是掩膜處理方法（掩膜處理是IC的一種制作工藝，指在IC的不同制造階段需要處理晶片上的不同位置，這就需要遮住其他的不需要處理的地方，稱為不同的掩膜層），由半導體廠家制造；另一種是使用現(xiàn)場可編程器件實現(xiàn)，用戶通過計算機和EDA開發(fā)工具，將所設計的電路或則是系統(tǒng)“編程”到芯片上，就可以得到一塊專用集成電路。

1.1 可編程邏輯器件

可編程邏輯器件PLD（Programmable Logic Device）就是一種可以由用戶定義和設置邏輯功能的數(shù)字集成電路，屬于可編程 ASIC。PLD的種類較多，目前廣泛使用的PLD器件主要是復雜可編程邏輯器件CPLD（Complex Programmable Logic Device）和現(xiàn)場可編程門陣列FPGA（Field Programmable Gate Array） 。

CPLD器件內(nèi)部含有許多邏輯塊和連線資源，而邏輯塊由與-或陣列和觸發(fā)器等構成，邏輯塊的功能由用戶編程決定。邏輯塊之間，邏輯塊與芯片外部可以通過可編程的連線資源實現(xiàn)信息交換。通常CPLD器件采用COMS E2PROM工藝制作，當用戶的邏輯寫入后即使掉電也不會丟失。通常CPLD內(nèi)部還集成了E2PROM，F(xiàn)IFO，或則是雙口RAM，以適應不同功能的數(shù)字系統(tǒng)設計。

FPGA是另一類可編程邏輯器件，在結(jié)構上與CPLD有很大的差別，電路設計不受與-或陣列結(jié)構的兩級組合邏輯限制。芯片內(nèi)部主要由許多可編程邏輯模塊組成，靠縱橫交錯的分布式可編程互聯(lián)線連接起來，可構成極其復雜的邏輯電路。它更適用于實現(xiàn)多級邏輯功能，并且具有更高的集成密度和應用靈活性。目前，主要有基于COMS SRAM工藝制造的FPGA和基于反熔絲工藝制造的FPGA兩種類型。由于SRAM中數(shù)據(jù)理論上可以進行無數(shù)次的寫入，所以基于SRAM技術的FPGA可以進行無限次編程。但是，SRAM具有數(shù)據(jù)易失性的特點，即一斷電，其原有的邏輯功能將消失，所以在使用這類FPGA時外部需要一個PROM保存編程數(shù)據(jù)，上電后FPGA先從讀入編程數(shù)據(jù)進行初始化，然后才開始正常工作?；诜慈劢z技術的FPGA則只能編程一次，此類FPGA比較適合定型產(chǎn)品和大批量應用。

可編程邏輯器件是組成數(shù)字邏輯系統(tǒng)的理想器件，設計時只需要通過定義器件內(nèi)部的邏輯和輸出/輸入引腳，就可以實現(xiàn)各種邏輯功能，而且由于定義引腳的靈活性，大大減輕了電路圖和電路板設計的工作量和難度，從而有效地增加了設計的靈活性，提高工作效率。和ASIC相比，這種方法的缺點是單片成本較高，電路的性能受到PLD器件的限制，很難實現(xiàn)高性能或有特殊要求的設計。

1.2 專用集成電路

ASIC芯片主要由半導體廠家采用半定制的方法制造，常用的有門陣列（Gate Array）和標準單元（Standard Cell）兩種類型。門陣列和標準單元的內(nèi)部結(jié)構不同，使用的制造技術也不一樣，因而他們的成本，生產(chǎn)時間，效率也不一樣。

門陣列是一種用掩膜版編程的集成電路設計技術。門陣列技術包括COMS門陣列，射極耦合邏輯（ECL）門陣列，BiCMOS門陣列，數(shù)字和模擬兼容門陣列。半導體廠家預先在芯片上制備邏輯門或元件的規(guī)則陣列，一直加工到互連線光刻之前一道工序，這樣的半成品芯片被稱為門陣列母片。然后，廠家根據(jù)客戶的要氣，設計互連線版圖并進行制版及光刻加工，芯片就成為一個滿足用戶要求的專用集成電路。因此，門陣列母片可以大量生產(chǎn)，只需改變互連線版圖，即可適應多品種的要求。通常編程的工藝層只限于最后的互連線（單層或多層布線層）。門陣列設計技術的優(yōu)點是周期短，成本低，成功率高，可靠性好；但也存在著設計不夠靈活，門的利用率低，功耗較大等缺點。

標準單元是目前使用較多的一種半定制芯片。半導體廠家預先設計好具有一定邏輯功能的單元電路（如觸發(fā)器，加法器，計數(shù)器和RAM等），并且這些單元電路的布局布線工作已經(jīng)完成，經(jīng)過嚴格的測試，能保證邏輯功能和良好的時序功能，然后以標準單元庫的形式提供給設計者。ASIC設計者能把這些已經(jīng)具有一定功能的單元連接到一起實現(xiàn)所需要的功能，就像印制電路板設計者在PCB板上將那些具有特定功能的邏輯器件進行連接時一樣的。當然，需要設計者利用半導體廠商提供的布局布線工具將這些邏輯單元盡可能以最優(yōu)化的方式布局布線到晶片上。

與門陣列不同的是，盡管這些標準邏輯單元已經(jīng)預先設計好，但并不預先放到晶片中（因為廠家事先不知道設計者的設計情況，沒有一種通用的方式?jīng)Q定各種邏輯單元使用的數(shù)量和具體的擺放位置）。因而標準單元設計沒有母片的概念。每塊晶片都是根據(jù)設計者的需求臨時制作的，晶片內(nèi)部最基本的晶體管都是現(xiàn)場刻制的。所以，標準邏輯單元的生產(chǎn)周期較門陣列較長。由于標準單元的每一層掩膜都是根據(jù)不同用戶的需求定制的，用戶不能共享開發(fā)成本，因而標準單元專用集成電路的試制費比門陣列專用集成電路要高。

標準單元結(jié)構的優(yōu)點是晶片體積小，可以支持很復雜的設計，批量生產(chǎn)單片成本低，用戶定制性好。對于門陣列來說，母片是事先生產(chǎn)好的，他的晶片尺寸已經(jīng)固定下來，片內(nèi)的資源也是均勻分布在片內(nèi)，許多資源可能得不到充分利用。但是，對于標準單元來說，只有需要的標準單元才會被放置到晶片中，所以晶片的尺寸越小，每塊晶圓能夠切割的晶片數(shù)量就越多，單片的成本越低。這是在大批量生產(chǎn)時標準單元結(jié)構專用集成電路的優(yōu)勢。