提出了由于FPGA容量的攀升和配置時間的加長，采用常規(guī)設(shè)計會導(dǎo)致系統(tǒng)功能失效的觀點。通過詳細描述Xilinx FPGA各種配置方式及其在電路設(shè)計中的優(yōu)缺點，深入分析了FPGA上電時的配置步驟和工作時序以及各階段I/O 管腳狀態(tài)，說明了FPGA上電配置對電路功能的嚴重影響，最后針對不同功能需求的FPGA外圍電路提出了有效的設(shè)計建議。

　　1 引言

　　隨著半導(dǎo)體和芯片技術(shù)的飛速發(fā)展，現(xiàn)在的FPGA集成了越來越多的可配置邏輯資源、各種各樣的外部總線接口以及豐富的內(nèi)部RAM資源，使其在國防、醫(yī)療、消費電子等領(lǐng)域得到了越來越廣泛的應(yīng)用。但是FPGA 大多數(shù)是基于SRAM工藝的，具有易失性，因此FPGA 通常使用外部存儲器件（如PROM）存儲必需的配置信息，防止設(shè)備掉電后FPGA丟失自我配置能力。但FPGA配置在一定的條件和時間下才能成功完成，隨著FPGA容量的不斷攀升，配置時間也被大大加長，上電時如不充分考慮FPGA的配置時序以及對其他器件的影響，根據(jù)常規(guī)經(jīng)驗設(shè)計電路，往往會影響系統(tǒng)其他外圍器件的正常工作，嚴重時會導(dǎo)致整個系統(tǒng)的失效。因此，F(xiàn)PGA的配置方式和上電時序已成為系統(tǒng)設(shè)計的重要一環(huán)。

　　2 Xilinx FPGA的配置方式和特點

　　Xilinx FPGA支持多種配置方式，其中包括串行主模式（Master Serial）、串行從模式（Slave Serial）、并行主模式（Master SelectMAP）、并行8 位從模式（Slave Select MAP8）、并行32 位從模式（Slave Select MAP32），以及邊界掃描模式（JTAG），Virtex5器件后還增加了對SPI和BPI接口Flash的支持。

　　現(xiàn)在設(shè)計中通常用到的是串行主模式和并行主模式兩種配置方式，它們共同的特點是電路硬件設(shè)計時不需再接入一個配置時鐘，配置時由FPGA 自身提供時鐘，這樣減小了PCB設(shè)計難度以及時鐘帶來的時序干擾。但是它們也有各自的優(yōu)缺點。并行配置的電路設(shè)計相對復(fù)雜，需要使用到一些多功能的配置引腳，如果在復(fù)雜或高速的配置電路中還要考慮到數(shù)據(jù)線的阻抗匹配和等長，從而加大了PCB設(shè)計難度。因此，在選擇FPGA配置方式時需要根據(jù)外圍器件的上電初始化時間和受FPGA配置影響程度以及電路復(fù)雜特性等正確選擇，同時也需要對必要的配置管腳做相應(yīng)處理，后面會進行詳細分析。表1為FPGA 重要的配置管腳和定義，可以看到，有些配置管腳在并行模式下才需要用到。

　　3 Xilinx FPGA上電配置時

　　FPGA和CPLD不同，上電不能直接工作，它需要一個配置過程。Xilinx FPGA需要經(jīng)過8個步驟才能運行正常的運行用戶邏輯，整個流程如圖1所示

　　3.1 FPGA上電啟動

　　FPGA工作的第一步就是給器件加電。Xilinx要求VCCINT（核心電壓）先動，然后再是VCCO（I/O電壓），最壞情況是它們之間不能相差1s以上。在并行配置模式下，VCCO_2 要求參考電壓必須和PROM參考電壓相同，上電的過程如圖2所示。其中，TPOR（Power-on-Reset）為5~30ms，T（PL）（Program Latency）為Maｘ 4ms，T（icck）（CCLK （output delay）為Min500ns。

　　在系統(tǒng)正常上電或者PROG-B是一個低脈沖時，F(xiàn)PGA開始配置寄存器空間。這段時間除定義好的配置管腳外，其他I/O 管腳均被設(shè)置為高阻態(tài)（High-Z）。經(jīng)多次測試，這個階段需要30ms左右的時間。

　　FPGA啟動階段最后一步就是配置啟動模式。在PROG-B變高時，F(xiàn)PGA 開始采集配置方式引腳（M3、M2、M1），并同時驅(qū)動CCLK輸出。在這個階段，有兩種方法可以延遲FPGA的配置時序，一種是拉低INIT-B管腳，這是由于FPGA檢測到自身還沒有初始化完畢，不會進行接下來的操作步驟，直到INIT-B管腳變高。另一種就是拉低PROG-B管腳，使FPGA還處于等待配置狀態(tài)。

　　3.2 FPGA數(shù)據(jù)加載

　　FPGA 正常數(shù)據(jù)加載前，需要做一個器件與PROM之間的同步檢查。方法是傳輸一個特殊的32位數(shù)值（0ｘAA995566）到FPGA中，提示FPGA下面開始傳輸?shù)氖桥渲脭?shù)據(jù)。這個步驟對用戶來說是透明的，因為在Xilinx ISE Bitstream Generator 中生成的．bit文件中已經(jīng)自動加入了這個校驗碼。

　　在做完配置前的通信同步后，F(xiàn)PGA 與PROM之間還無法識別相互間是個什么器件，于是Xilinx 就給每一個型號的FPGA 設(shè)計了一個唯一的器件ID號，這個ID號可以在Xilinx 配置手冊中查到。如上述例子中用到的XC4VS35，其ＩＤ 號為0ｘ02088093。FPGA需要從PROM中讀出這個器件號和自身比對，如果相同就繼續(xù)下面的步驟，不同的話，配置失敗，并打印出配置故障信息。

　　所有準備工作正常完成后，F(xiàn)PGA 開始載入配置文件。這一步對大多數(shù)用戶也是透明的，由器件自行完成。這也是配置過程中最耗時的步驟，時間從100ms到幾秒不等。這個過程中，F(xiàn)PGA 的所有可配置I/O根據(jù)HSWAPEN管腳的設(shè)置變?yōu)槿跎侠℉SWAPE=1）或者高阻態(tài)（HSWAPE=0）。這個階段的I/O管腳還沒有變?yōu)橛脩粜枰臓顟B(tài)，也最有可能影響到其他外圍電路的上電時序和運行。設(shè)計硬件電路時要特別注意并采取必要措施，如加入上下拉電阻，改變器件加電順序等來盡量避免或減少FPGA配置時對電路其他器件的影響。

　　配置文件載入完成后，為了驗證數(shù)據(jù)的正確性，F(xiàn)PGA還自動設(shè)置了CRC校驗（這個在ISE配置選項中也可以去掉，但是為了確保載入數(shù)據(jù)的正確性，這個是必須選擇的）。如果CRC 校驗不正確，F(xiàn)PGA會自動把INIT-B拉低，放棄這次配置。用戶必須把PROG-B引腳拉低，才能進行重新配置。