隨著計(jì)算機(jī)技術(shù)和圖像處理技術(shù)的飛速發(fā)展,被動(dòng)式電視跟蹤系統(tǒng)以其高分辨率、直觀感強(qiáng)、抗干擾性能好、成本低等優(yōu)點(diǎn),在軍事上受到普遍重視,尤其在防空火控系統(tǒng)中獲得了廣泛應(yīng)用。然而,由于數(shù)字圖像處理技術(shù)數(shù)據(jù)量龐大,算法復(fù)雜,使得運(yùn)算速度和精度往往成為限制電視跟蹤系統(tǒng)整體性能的瓶頸。解決辦法包括采用多處理器模式、提高核心處理芯片的運(yùn)算能力或者探索更加高效的跟蹤算法等。無論從設(shè)計(jì)的簡化還是便于系統(tǒng)升級(jí)來說,提高核心處理芯片運(yùn)算能力的方法無疑受到廣大用戶的青睞。專門用于視頻圖像或者音頻信號(hào)的DSP (數(shù)字信號(hào)處理器)芯片能夠滿足以上需求。另外,FPGA (現(xiàn)場可編程門陣列)的諸多優(yōu)點(diǎn)使其迅速應(yīng)用到數(shù)字電路設(shè)計(jì)中。在核心芯片DSP的控制下,配合FPGA,能實(shí)現(xiàn)較復(fù)雜的圖像處理任務(wù)和控制算法。FPGA對(duì)DSP起到重要的輔助作用,簡化了電路設(shè)計(jì),降低了成本,提高了穩(wěn)定性?；贒SP的電視跟蹤系統(tǒng)中,探索出了一種利用FPGA完成視頻疊加和其他輔助功能的方法,構(gòu)成了一個(gè)功能完整的實(shí)時(shí)目標(biāo)搜索跟蹤系統(tǒng)。

1　系統(tǒng)硬件設(shè)計(jì)

系統(tǒng)組成框圖如圖1所示,主要由圖像輸入部分、圖像識(shí)別處理部分和伺服隨動(dòng)系統(tǒng)三大部分組成。圖像輸入部分為攝像頭或視景仿真計(jì)算機(jī)。攝像頭用來攝取實(shí)時(shí)圖像,視景仿真計(jì)算機(jī)則可以根據(jù)訓(xùn)練或評(píng)估的需要,設(shè)定多種目標(biāo)模型和航路參數(shù),利用3D建模軟件模擬實(shí)戰(zhàn)環(huán)境和飛行條件,實(shí)時(shí)產(chǎn)生視頻圖像信號(hào)。圖像識(shí)別處理部分主要由圖像采集模塊、目標(biāo)跟蹤和識(shí)別模塊、通信控制模塊、伺服控制模塊、字符和信息疊加模塊、電源模塊組成。實(shí)時(shí)采集并處理輸入的視頻信號(hào),完成對(duì)目標(biāo)的搜索和跟蹤,并在輸出視頻上疊加字符、波門等信息。并將目標(biāo)偏移量進(jìn)行D/A轉(zhuǎn)換及放大調(diào)整,監(jiān)測操作面板各個(gè)開關(guān)的狀態(tài)。伺服隨動(dòng)系統(tǒng)根據(jù)上述偏移量對(duì)云臺(tái)(攝像頭)位置進(jìn)行調(diào)整或?qū)⒄`差信號(hào)傳輸給視景仿真計(jì)算機(jī),控制目標(biāo)的生成,從而實(shí)現(xiàn)對(duì)仿真目標(biāo)的電視跟蹤。

本系統(tǒng)采用的核心處理芯片是TMS320DM642 DSP,這是一款針對(duì)視頻/圖像處理的定點(diǎn)DSP,其顯著特征是高度集成了視頻輸入輸出端口,支持所有主要的視頻標(biāo)準(zhǔn)。本系統(tǒng)中采用其視頻端口 0和視頻端口 2,分別連接視頻編碼芯片和解碼芯片,負(fù)責(zé)視頻信號(hào)的采集和輸出。通信控制模塊包括兩路標(biāo)準(zhǔn)RS232串口,其中一路連接系統(tǒng)控制面板,讀取開關(guān)狀態(tài),控制面板指示燈,另一路連接火控計(jì)算機(jī),接受火控計(jì)算機(jī)輸出的火控系統(tǒng)參量信號(hào), DSP控制其與原視頻信號(hào)進(jìn)行疊加復(fù)合,然后送監(jiān)視器供操作手觀察。

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2　系統(tǒng)軟件設(shè)計(jì)

軟件從功能上可分為圖像采集、圖像處理、識(shí)別跟蹤、顯示控制和主控等模塊,主要完成視頻采集、視頻(幀信號(hào))處理(預(yù)處理、二值化、目標(biāo)識(shí)別、跟蹤、預(yù)估) 、視頻疊加、網(wǎng)口(視景仿真計(jì)算機(jī))通信、IC通信(輔助控制板)和視頻顯示6個(gè)任務(wù)。

TI公司DSP開發(fā)環(huán)境為CCS,對(duì)應(yīng)DM642的版本是2. 21, CCS中工作模式采用多線程處理方式,圖2中各個(gè)功能塊作為不同的任務(wù)分別創(chuàng)建、執(zhí)行。

視頻處理任務(wù)定時(shí)向輔助控制板報(bào)告其當(dāng)前工作狀態(tài),如果處于鎖定跟蹤狀態(tài)則送出目標(biāo)偏移量,否則送出兩個(gè)全零字節(jié)。然后,輔助控制板向DSP報(bào)告對(duì)操作面板的監(jiān)測結(jié)果。

為了防止多任務(wù)造成資源沖突,造成程序混亂,需要對(duì)它們執(zhí)行的時(shí)序和調(diào)用關(guān)系進(jìn)行控制。本系統(tǒng)采用了兩種方法進(jìn)行控制：
a) 使用SCOM (同步通信模塊) 。SCOM的作用是在兩個(gè)任務(wù)之間傳遞消息,對(duì)于兩個(gè)有確定時(shí)序關(guān)系的模塊,確保兩者按照規(guī)定順序執(zhí)行,避免對(duì)共享區(qū)域形成讀寫沖突。
b) 使用臨界段定義。對(duì)于時(shí)序關(guān)系不確定的兩個(gè)任務(wù),它們之間的共享數(shù)據(jù)定義為臨界段代碼,這使得其數(shù)據(jù)不能被一個(gè)以上的進(jìn)程同時(shí)訪問,并禁止其無關(guān)線程訪問臨界數(shù)據(jù)。否則,如果其他線程訪問了其內(nèi)部數(shù)據(jù),可能使得整個(gè)程序處于異常狀態(tài),可能導(dǎo)致資源沖突、死機(jī)或者其他不良后果。本方法的缺點(diǎn)是臨界數(shù)據(jù)不能過長,否則將使得程序執(zhí)行緩慢。

3　視頻疊加的實(shí)現(xiàn)

電視監(jiān)視器上需要顯示的字符、波門信息供操作者觀察使用,其疊加任務(wù)由FPGA 實(shí)現(xiàn)。采用FPGA完成視頻疊加任務(wù)的數(shù)字式電視跟蹤系統(tǒng)的優(yōu)點(diǎn)主要體現(xiàn)在以下兩個(gè)方面:首先,系統(tǒng)中不可避免存在大量控制信號(hào),需要進(jìn)行較多的邏輯變化,為了避免分立器件帶來的電路的繁瑣,提高穩(wěn)定性,可以充分利用FPGA空間,利用FPGA完成邏輯處理任務(wù),從而不添加額外的邏輯控制電路。其次,在視頻信號(hào)上疊加火控計(jì)算機(jī)送來的信號(hào),包括目標(biāo)高度量、距離量和速度量、跟蹤波門、跟蹤狀態(tài)以及視場中心十字線。這些信息的疊加要求透明顯示,能夠?qū)崟r(shí)刷新,而FPGA就能夠達(dá)到上述要求。

本系統(tǒng)選用的FPGA 型號(hào)為Xilinx XC2300E,屬于XC2000 系列, 等效門數(shù)為6 912, 封裝形式為PQFP208。FPGA作為連接DSP與視頻編碼器( Philip s SAA7105)的橋梁,即在DSP輸出的視頻數(shù)據(jù)流上添加FPGA環(huán)節(jié),完成視頻疊加任務(wù)。同時(shí), FPGA還實(shí)現(xiàn)對(duì)各種控制信號(hào)的邏輯組合和變換等。

按照系統(tǒng)各個(gè)功能模塊劃分, FPGA的功能有:
a)通過EM IF (擴(kuò)展存儲(chǔ)器接口)控制8個(gè)系統(tǒng)指示燈。
b)通過EM IF 控制8 個(gè)GP IO (通用輸入/輸出位) ;
c)產(chǎn)生EM IF緩存的控制信號(hào)D IR 和OEz。
d)為PLL1708時(shí)鐘發(fā)生器提供串行控制接口。
e)為Flash存儲(chǔ)器提供3個(gè)控制位。
f)實(shí)現(xiàn)對(duì)串口UART(通用異步收發(fā)器)和視頻解碼器中斷的邏輯控制,并產(chǎn)生送給DSP的邊緣觸發(fā)信號(hào)。
g)當(dāng)DSP視頻端口送出的視頻數(shù)據(jù)為8位時(shí),將視頻數(shù)據(jù)直接送往視頻編碼器。
h)當(dāng)DSP視頻端口送出的視頻數(shù)據(jù)為16位時(shí),由于16位數(shù)據(jù)在時(shí)鐘上升沿輸出給FPGA, FPGA將其轉(zhuǎn)換為雙時(shí)鐘模式,即前8位在上升沿輸出,低8位在下降沿輸出。
i)為DSP輸出的視頻數(shù)據(jù)提供一個(gè)CLUT (顏色查詢表) 。這里CLUT作為一塊RAM區(qū),寫入使能信號(hào)由地址編碼器控制。內(nèi)部依次存儲(chǔ)的數(shù)據(jù)包括Y(亮度) 、Cb (飽和度) 、Cr (色度) ,利用這三者的數(shù)據(jù)組合來顯示128種顏色。需要特別說明的是,每個(gè)顏色單元分配了2 4 bit , 其中0 bit ～7 bit為Y, 8 bit ～15 bit是Cb, 16 bit～23 bit是Cr,這樣安排是為了方便CLUT的寫入和讀取。通過查詢顏色代碼,可將取得的顏色值賦給待疊加信息,實(shí)現(xiàn)其顏色的可控性。

特別是FPGA內(nèi)部設(shè)有一個(gè)256字節(jié)、32 bits的數(shù)據(jù)F IFO,用來存儲(chǔ)顯示信息。F IFO 存儲(chǔ)區(qū)允許寫操作,數(shù)據(jù)寫入的方式采用DMA,其格式采用32 bit輸入。FPGA從F IFO 中取得數(shù)據(jù)后與視頻數(shù)據(jù)進(jìn)行疊加,產(chǎn)生新的視頻數(shù)據(jù)流輸出。

OSD (On_Screen_Disp lay)混合模塊是FPGA的核心部分,它接收邏輯控制單元的控制,判斷是否需要疊加F IFO 送來的顯示信息。若否,則說明無疊加信息,只輸出原有視頻數(shù)據(jù);若是, OSD轉(zhuǎn)換模塊數(shù)據(jù)首位被激活, CLUT數(shù)據(jù)與視頻數(shù)據(jù)混合疊加后輸出。由于DSP送出的視頻數(shù)據(jù)采用BT. 656模式,且為16 bit寬度,所以這里設(shè)計(jì)了一個(gè)DDR模塊,其功能是在時(shí)鐘的上升沿輸出灰度數(shù)據(jù),下降沿輸出色度數(shù)據(jù)。

4　系統(tǒng)設(shè)計(jì)的突出特性

實(shí)踐證明,利用FPGA實(shí)現(xiàn)視頻疊加和其他輔助功能的方法能夠有效地提高系統(tǒng)處理速度, 其可擴(kuò)展性和適應(yīng)性也得到加強(qiáng)。
a) FPGA減輕了DSP的處理負(fù)荷。系統(tǒng)設(shè)計(jì)的突出點(diǎn)在于FPGA與DSP之間采用DMA方式傳輸待疊加的顯示信息, 通過中斷的方法觸發(fā)傳送事件。
b) DM642和FPGA的高集成度大大簡化了系統(tǒng)硬件設(shè)計(jì)。外圍電路簡單,提高了穩(wěn)定性。
c) FPGA的時(shí)序邏輯調(diào)試可用軟件仿真實(shí)現(xiàn),降低了硬件調(diào)試難度。