格雷碼的特點(diǎn)是任意相鄰兩個(gè)數(shù)據(jù)之間只有一位不同,這一特點(diǎn)使得采用格雷碼表示狀態(tài)值的狀態(tài)機(jī),可以在很大程度上消除由延時(shí)引起的過(guò)渡狀態(tài).將例1改進(jìn)之后的程序如例2.

例2　采用格雷碼表示狀態(tài)值的狀態(tài)機(jī).

library ieee;
use ieee.std_logic_1164 all;

entity example is
port(clk:in std_logic;
mach_input:in std_logic;
mach_outputs:out std_logic_vector(0 to 1));
end example;
architecture behave of example is
constant st0:std_logic_vector(0 to 1):="00";
constant st1 :std_logic_vector(0 to 1):="01";
constant st2:std_logic_vector(0 to 1):="11";
constant st3:std_logic_vector(0 to 1):="10";
signal current_state,next_state:std_logic
vector(0to1);
begin

……
endbebave;

采用該方法,寄存器的狀態(tài)在相鄰狀態(tài)之間跳轉(zhuǎn)時(shí),只有一位變化,產(chǎn)生過(guò)渡狀態(tài)的概率大大降低.但是當(dāng)一個(gè)狀態(tài)到下一個(gè)狀態(tài)有多種轉(zhuǎn)換路徑時(shí),就不能保證狀態(tài)跳轉(zhuǎn)時(shí)只有一位變化,這樣將無(wú)法發(fā)揮格雷碼的特點(diǎn).

2.3　定義“ONEHOT”風(fēng)格的狀態(tài)值編碼

雖然VHDL語(yǔ)言的目標(biāo)之一是遠(yuǎn)離硬件,但是到目前為止并沒(méi)有完全實(shí)現(xiàn),所以VHDL程序在針對(duì)不同的器件綜合時(shí),仍然會(huì)有很大差異.特別是FPGA器件,當(dāng)我們采用格雷表示狀態(tài)值,描述一個(gè)簡(jiǎn)單的狀態(tài)機(jī)時(shí),就可能出現(xiàn)不穩(wěn)定結(jié)果.在針對(duì)FPGA器件寫(xiě)程序時(shí),我們可以將狀態(tài)值定義為“ONEHOT”風(fēng)格的狀態(tài)碼,將上例稍作修改,見(jiàn)例3.

例3　采用“ONEHOT”編碼的狀態(tài)機(jī)

library ieee;
use ieee std_logic_1164.all;
entity example is
port(clk:in std_logic;
mach_input:in std_logic;
mach_outputs:out std_logic_vector(0 to 1));
endexample;
architecture behave of example is

constant st0:std_logic_vector(0 to 3):="0001";
constant st1:std_logic_vector(0 to 3):="0010";
constant st2:std_logic_vector(0 to 3):="0100";
constant st3:std_logic_vector(0 to 3):="1000";
signal current_state,next_state:std_logic vector(0 to 3);
begin
……
對(duì)FLEX10K系列器件綜合后的仿真結(jié)果如圖3所示.

?

?

圖3　采用“ONEHOT”編碼的狀態(tài)機(jī)綜合后的波形

如圖3所示,在輸入信號(hào)穩(wěn)定以后,狀態(tài)機(jī)的輸出信號(hào)也穩(wěn)定下來(lái),定義這種風(fēng)格的狀態(tài)碼來(lái)設(shè)計(jì)基于FPGA的狀態(tài)機(jī)是一種不錯(cuò)的選擇.

然而在輸入信號(hào)跳變時(shí),電路還是會(huì)出現(xiàn)不穩(wěn)定現(xiàn)象.此時(shí)我們已不能只從狀態(tài)值編碼方式尋找解決方法.回頭看看狀態(tài)機(jī)的原理框圖不難發(fā)現(xiàn):狀態(tài)寄存器的輸出值是必須符合建立保持時(shí)間約束關(guān)系的.在上述狀態(tài)機(jī)中雖然采用了各種不同的編碼方式但都不能徹底消除這種過(guò)渡狀態(tài),我們將電路結(jié)構(gòu)稍作改進(jìn),一種更好的結(jié)構(gòu)如圖4所示.這種結(jié)構(gòu)的狀態(tài)機(jī)可有效抑制過(guò)渡狀態(tài)的出現(xiàn).這是因?yàn)檩敵黾拇嫫髦灰鬆顟B(tài)值在時(shí)鐘的邊沿穩(wěn)定.將上述程序改進(jìn)之后的程序如圖4.
……
architecture behave of example1is
type states is(st0,st1,st2,st3); 定義states為枚舉類(lèi)型
signal current_state,next_state:states;
signal temp:std_logic_vector(0 to 1); 定義一個(gè)信號(hào)用于引入輸出寄存器
begin
state_change:process(clk) --狀態(tài)改變進(jìn)程
begin
wait until clk'eventandclk='1';
current_state<=next_state;
mach_outputs<=temp;
end process state_change;
……

?

?

圖5　改進(jìn)后的狀態(tài)機(jī)綜合后的波形

顯然這種結(jié)構(gòu)的狀態(tài)機(jī)穩(wěn)定性?xún)?yōu)于一般結(jié)構(gòu)的狀態(tài)機(jī),但是它占用的邏輯資源更多,電路的速度可能下降,在設(shè)計(jì)時(shí)應(yīng)綜合考慮.

另外,為防止電路進(jìn)入非法狀態(tài),可以設(shè)計(jì)成自啟動(dòng)結(jié)構(gòu),在VHDL描述的狀態(tài)機(jī)中添加一個(gè)“when others”語(yǔ)句是行之有效的.

3　選擇不同編碼方式、不同結(jié)構(gòu)的狀態(tài)機(jī)的技巧

3.1　針對(duì)不同結(jié)構(gòu)器件選擇不同編碼風(fēng)格

基于乘積項(xiàng)結(jié)構(gòu)的CPLD器件適合于設(shè)計(jì)全編碼狀態(tài)機(jī),在全編碼狀態(tài)機(jī)中采用格雷碼表示狀態(tài)值.這對(duì)于邏輯資源較少的器件是一種不錯(cuò)的優(yōu)化方法.

基于查找表結(jié)構(gòu)的FPGA器件適合于設(shè)計(jì)成“ONEHOT”方式編碼的狀態(tài)機(jī),這種結(jié)構(gòu)狀態(tài)機(jī)只用一位二進(jìn)制數(shù)表示一個(gè)狀態(tài),可提高穩(wěn)定性,但要占用更多的邏輯資源.

3.2　根據(jù)邏輯資源大小選擇狀態(tài)機(jī)結(jié)構(gòu)

當(dāng)設(shè)計(jì)的狀態(tài)機(jī)狀態(tài)轉(zhuǎn)換次序出現(xiàn)多路徑時(shí),采用格雷碼表示狀態(tài)值不會(huì)有任何作用,因?yàn)榇藭r(shí)有些相鄰狀態(tài)不只是一位不同.在邏輯資源允許的情況下,可以考慮在狀態(tài)機(jī)后級(jí)增加一級(jí)輸出寄存器,可確保輸出不產(chǎn)生毛刺,使?fàn)顟B(tài)機(jī)輸出穩(wěn)定可靠的信號(hào).