關(guān)于高速PCB設(shè)計(jì)中的EMC、EMI問題

問：在高速PCB設(shè)計(jì)時(shí)我們使用的軟件都只不過是對設(shè)置好的EMC、EMI規(guī)則進(jìn)行檢查，而設(shè)計(jì)者應(yīng)該從那些方面去考慮EMC、EMI的規(guī)則？怎樣設(shè)置規(guī)則？

答：一般EMI/EMC設(shè)計(jì)時(shí)需要同時(shí)考慮輻射（radiated）與傳導(dǎo)（conducted）兩個(gè)方面。 前者歸屬于頻率較高的部分（》30MHz）后者則是較低頻的部分（《30MHz）。 所以不能只注意高頻而忽略低頻的部分。 一個(gè)好的EMI/EMC設(shè)計(jì)必須一開始布局時(shí)就要考慮到器件的位置， PCB迭層的安排， 重要聯(lián)機(jī)的走法， 器件的選擇等， 如果這些沒有事前有較佳的安排， 事后解決則會(huì)事倍功半， 增加成本。 例如時(shí)鐘產(chǎn)生器的位置盡量不要靠近對外的連接器， 高速信號盡量走內(nèi)層并注意特性阻抗匹配與參考層的連續(xù)以減少反射， 器件所推的信號之斜率（slew rate）盡量小以減低高頻成分， 選擇去耦合（decoupling/bypass）電容時(shí)注意其頻率響應(yīng)是否符合需求以降低電源層噪聲。 另外， 注意高頻信號電流之回流路徑使其回路面積盡量小（也就是回路阻抗loop impedance盡量?。┮詼p少輻射。 還可以用分割地層的方式以控制高頻噪聲的范圍。 最后， 適當(dāng)?shù)倪x擇PCB與外殼的接地點(diǎn)（chassis ground）。

關(guān)于高速差分信號的布線技巧

問：在pcb上靠近平行走高速差分信號線對的時(shí)候，在阻抗匹配的情況下，由于兩線的相互耦合，會(huì)帶來很多好處。但是有觀點(diǎn)認(rèn)為這樣會(huì)增大信號的衰減，影響傳輸距離，為什么？我在一些大公司的評估板上看到高速布線有的盡量靠近且平行，而有的卻有意的使兩線距離忽遠(yuǎn)忽近，哪一種效果會(huì)更好？我的信號1GHz以上，阻抗為50歐姆。在用軟件計(jì)算時(shí)，差分線對也是以50歐姆來計(jì)算嗎？還是以100歐姆來算？接收端差分線對之間可否加一匹配電阻？

答：會(huì)使高頻信號能量衰減的原因一是導(dǎo)體本身的電阻特性（conductor loss）， 包括集膚效應(yīng)（skin effect）， 另一是介電物質(zhì)的dielectric loss。 這兩種因子在電磁理論分析傳輸線效應(yīng)（transmission line effect）時(shí)， 可看出他們對信號衰減的影響程度。 差分線的耦合是會(huì)影響各自的特性阻抗， 變的較小， 根據(jù)分壓原理（voltage divider）這會(huì)使信號源送到線上的電壓小一點(diǎn)。 至于， 因耦合而使信號衰減的理論分析我并沒有看過， 所以我無法評論。 對差分對的布線方式應(yīng)該要適當(dāng)?shù)目拷移叫小?所謂適當(dāng)?shù)目拷且驗(yàn)檫@間距會(huì)影響到差分阻抗（differential impedance）的值， 此值是設(shè)計(jì)差分對的重要參數(shù)。 需要平行也是因?yàn)橐３植罘肿杩沟囊恢滦浴?若兩線忽遠(yuǎn)忽近， 差分阻抗就會(huì)不一致， 就會(huì)影響信號完整性（signal integrity）及時(shí)間延遲（timing delay）。 差分阻抗的計(jì)算是 2（Z11 - Z12）， 其中， Z11是走線本身的特性阻抗， Z12是兩條差分線間因?yàn)轳詈隙a(chǎn)生的阻抗， 與線距有關(guān)。 所以， 要設(shè)計(jì)差分阻抗為100歐姆時(shí)， 走線本身的特性阻抗一定要稍大于50歐姆。 至于要大多少， 可用仿真軟件算出來。 接收端差分線對間的匹配電阻通常會(huì)加， 其值應(yīng)等于差分阻抗的值。 這樣信號品質(zhì)會(huì)好些。