異步復(fù)位相比同步復(fù)位：

　　1. 通常情況下(已知復(fù)位信號與時鐘的關(guān)系)，最大的缺點(diǎn)在于異步復(fù)位導(dǎo)致設(shè)計(jì)變成了異步時序電路，如果復(fù)位信號出現(xiàn)毛刺，將會導(dǎo)致觸發(fā)器的誤動作，影響設(shè)計(jì)的穩(wěn)定性。

　　2. 同時，如果復(fù)位信號與時鐘關(guān)系不確定，將會導(dǎo)致亞穩(wěn)態(tài)情況的出現(xiàn)。下面先給出一個例子，然后就亞穩(wěn)態(tài)進(jìn)行重點(diǎn)討論。

?

　　亞穩(wěn)態(tài)的定義(說明)：

　　在 Howard Johnson 的《High Speed Digital Design: A Handbook of Black Magic》一書中，專門就邏輯電路的亞穩(wěn)態(tài)作了專門的分析。由于 timing margine 不夠，電路的輸入沒有能夠上到所需要的邏輯電平高度，導(dǎo)致邏輯器內(nèi)部不得不花費(fèi)額外的時間使得輸出達(dá)到所需的穩(wěn)定邏輯狀態(tài)，這個額外的時間，我們也叫作決斷時間(resolution time)。在 Johnson舉的例子里，邏輯器件的邏輯電平是用電容來維持的，如果時序不夠，就好像給電容充電不足。

　　Howard Johnson 在書中(P123 頁-3.11.2)用一個 flip-flop 的例子來說明亞穩(wěn)態(tài)(metastable behavior)。

?

　　書中用一個 amplifier，兩個 switch，一個電容來模擬 flip-flop 的工作狀態(tài)。電容用來保存電路的邏輯電平，兩個 switch 狀態(tài)的改變可以模擬數(shù)據(jù)的輸入和 flip-flop 的工作狀態(tài)。在flip-flop開始翻轉(zhuǎn)之前，輸入數(shù)據(jù)的邏輯電平存儲在電容里，然后flip-flop通過一個switch S1斷開與輸入端的連接，同時通過 amplifier(帶有一個正反饋環(huán))開始進(jìn)行內(nèi)部的翻轉(zhuǎn)機(jī)制。

　　從輸入端 switch S1斷開，和正反饋環(huán)上的 switch S2閉合開始，amplifier 就處于一個冪指數(shù)形式的中間態(tài)，或者說是不穩(wěn)定態(tài)(形象地說就是“工作中”)，可以用如下式子表達(dá)：

　　V(out)=V(in)exp[kt]。

　　其中 V(in)表示輸入邏輯的電平，V(out)表示輸出的邏輯電平。k 是一個時間常數(shù)，它和 amplifier 的帶寬以及正反饋環(huán)路有關(guān)。

　　我們看到，如果 flip-flop 在用電容對輸入電壓采樣的時間過短，也就是所謂的時序不夠，就會導(dǎo)致 V(in)的值很小，對于 flip-flop 就需要花很長的時間使得輸出邏輯 V(out)達(dá)到標(biāo)準(zhǔn)電平，也就是說電路處于中間態(tài)的時間變長，使得電路“反應(yīng)”變遲鈍。這就是我們所說的“亞穩(wěn)態(tài)”。

　　從 Johnoson 的一系列試驗(yàn)可以看出，隨著 timing margine 不足程度的加深，邏輯電路“反應(yīng)”會越來越慢，當(dāng)超過一定的極限時候，邏輯電路就沒有輸出。

　　可以說，電路亞穩(wěn)態(tài)的存在，會給時序設(shè)計(jì)帶來很多連鎖反應(yīng)。因此 ，對于高速邏輯電路的設(shè)計(jì)，充分的 timing margine 是必需的。

　　亞穩(wěn)態(tài)在設(shè)計(jì)中的問題分析

　　1. 亞穩(wěn)態(tài)與設(shè)計(jì)可靠性

　　設(shè)計(jì)數(shù)字電路時大家都知道同步是非常重要的，特別當(dāng)要輸入一個信號到一個同步電路中，但是該信號由另一個時鐘驅(qū)動時，這是要在接口處采取一些措施，使輸入的異步信號同步化，否則電路將無法正常工作，因?yàn)檩斎攵撕芸赡艹霈F(xiàn)亞穩(wěn)態(tài)(Metastability)，導(dǎo)致采樣錯誤。這里我們對亞穩(wěn)態(tài)的起因、危害、對可靠性的影響和消除仿真做一些介紹。

　　2. 亞穩(wěn)態(tài)發(fā)生的原因

　　在同步系統(tǒng)中，如果觸發(fā)器的 setup time / hold time 不滿足，就可能產(chǎn)生亞穩(wěn)態(tài)，此時觸發(fā)器輸出端 Q 在有效時鐘沿之后比較長的一段時間處于不確定的狀態(tài)，在這段時間里 Q 端會出現(xiàn)毛刺、振蕩、或固定在某一電壓值，而不一定等于數(shù)據(jù)輸入端 D 的值。這段之間稱為決斷時間(resolution time)。經(jīng)過 resolution time 之后 Q端將穩(wěn)定到 0 或1上，但是究竟是0 還是 1，這是隨機(jī)的，與輸入沒有必然的關(guān)系。亞穩(wěn)態(tài)實(shí)質(zhì)是介于”0””1”電平之間的一個狀態(tài)。亞穩(wěn)態(tài)是 FF的一個固有特性。正常采樣也會有一個亞穩(wěn)態(tài)時間。當(dāng)建立保持時間滿足時，F(xiàn)F 在經(jīng)歷采樣、亞穩(wěn)態(tài)后，進(jìn)入一個正確的狀態(tài)。如果建立保持時間不滿足，那么FF會有一個相當(dāng)長的亞穩(wěn)態(tài)時間，最后隨機(jī)進(jìn)入一個固定態(tài)。

　　3. 亞穩(wěn)態(tài)的危害

　　由于輸出在穩(wěn)定下來之前可能是毛刺、振蕩、固定的某一電壓值，因此亞穩(wěn)態(tài)除了導(dǎo)致邏輯誤判之外，輸出 0～1 之間的中間電壓值還會使下一級產(chǎn)生亞穩(wěn)態(tài)，即導(dǎo)致 meta. stability的傳播。邏輯誤判(由于組合邏輯的 race，導(dǎo)致總線狀態(tài)的不穩(wěn)定)有可能通過電路的特殊設(shè)計(jì)減輕危害(如異步 FIFO中 Gray碼計(jì)數(shù)器的作用，一次只變化一位)，而亞穩(wěn)態(tài)的傳播則擴(kuò)大了故障面，難以處理。