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AD6643是一款11位、250 MSPS、雙通道中頻(IF)接收機(jī),專門針對要求高動態(tài)范圍性能、低功耗和小尺寸的電信應(yīng)用中支持多天線系統(tǒng)而設(shè)計。
該器件包括兩個高性能模數(shù)轉(zhuǎn)換器(ADC)和噪聲整形再量化器(NSR)數(shù)字模塊。各ADC采用多級、差分流水線架構(gòu),并集成了輸出糾錯邏輯。ADC差分流水線的第一級包含一個寬帶寬開關(guān)電容采樣網(wǎng)絡(luò)。集成基準(zhǔn)電壓源可簡化設(shè)計。占空比穩(wěn)定器(DCS)補(bǔ)償ADC時鐘占空比的波動,使轉(zhuǎn)換器保持出色的性能。
各ADC的輸出內(nèi)部連接到NSR模塊。集成NSR電路能夠提高奈奎斯特帶寬內(nèi)較小頻段的信噪比(SNR)性能。該器件支持兩種不同的輸出模式,通過外部MODE引腳或SPI可以選擇輸出模式。
如果使能NSR特性,則在處理ADC的輸出時,AD6643可以在有限的部分奈奎斯特帶寬內(nèi)實現(xiàn)更高的SNR性能,同時保持11位輸出分辨率??梢詫SR模塊進(jìn)行編程,以提供采樣時鐘22%或33%的帶寬。例如,當(dāng)采樣時鐘速率為185 MSPS時,在22%模式下,AD6643可以在40 MHz帶寬內(nèi)實現(xiàn)最高75.5 dBFS的SNR;在33%模式下,它可以在60 MHz帶寬內(nèi)實現(xiàn)最高73.7 dBFS的SNR。
如果禁用NSR模塊,則ADC數(shù)據(jù)直接以11位的分辨率提供給輸出端。這種工作模式下,AD6643能夠在整個奈奎斯特帶寬內(nèi)實現(xiàn)最高66.5 dBFS的SNR。因此,AD6643可以用于電信應(yīng)用,例如要求更寬帶寬的數(shù)字預(yù)失真觀測路徑。
經(jīng)過數(shù)字信號處理后,多路復(fù)用輸出數(shù)據(jù)路由至兩個11位輸出端口,最大數(shù)據(jù)速率為500 Mbps (DDR)。這些輸出設(shè)置為1.8 V LVDS,支持ANSI-644電平。
AD6643接收機(jī)能夠?qū)軐挼闹蓄l頻譜進(jìn)行數(shù)字化處理。各接收機(jī)設(shè)計用于同步接收不同的天線。該IF采樣架構(gòu)與傳統(tǒng)的模擬技術(shù)或較低集成度的數(shù)字方法相比,能大幅度降低器件的成本和復(fù)雜度。
靈活的關(guān)斷選項可以明顯降低功耗。器件設(shè)置與控制的編程利用三線式SPI兼容型串行接口來完成;該接口提供多種工作模式,支持電路板級系統(tǒng)測試。
應(yīng)用產(chǎn)品特色
1.小型、節(jié)省空間的9 mm × 9 mm × 0.85 mm、64引腳LFCSP封裝集成兩個ADC。
2.引腳可選的噪聲整形再量化器(NSR),當(dāng)帶寬降低至最大60 MHz、185 MSPS時,它能提高信噪比。
3.LVDS數(shù)字輸出接口針對低成本FPGA系列而配置。
4.采用1.8 V單電源供電。
5.標(biāo)準(zhǔn)串行端口接口(SPI)支持各種產(chǎn)品特性和功能,例如:數(shù)據(jù)格式化(偏移二進(jìn)制或二進(jìn)制補(bǔ)碼)、NSR、關(guān)斷、測試模式以及基準(zhǔn)電壓模式。
6.片內(nèi)1到8整數(shù)輸入時鐘分頻器和多芯片同步功能支持廣泛的時鐘方案和多通道子系統(tǒng)。