FPGA的基本組成有：可編程I\O單元、基本可編程邏輯單元、內(nèi)嵌RAM塊、豐富的布線資源、底層嵌入功能單元和內(nèi)嵌專用硬核等。

1、可編程I\O單元：

可編程I\O單元通過軟件可適配不同的電氣標(biāo)準(zhǔn)與物理特性。

2、基本可編程邏輯單元：

基本可編程邏輯單元是FPGA可編程邏輯的主體。FPGA一般是基于SRAM工藝。其基本可編程邏輯單元幾乎都是由查找表（LUT，LookUpTable）和寄存器（Register）組成。FPGA內(nèi)部的LUT一般為4輸入，主要完成純組合邏輯功能。而內(nèi)部寄存器結(jié)構(gòu)相當(dāng)靈活，可配置為帶同步、異步復(fù)位或置位、時(shí)鐘使能的觸發(fā)器（FF，F(xiàn)lipFlop），也可配置為鎖存器（Latch）。FPGA一般依賴寄存器完成同步時(shí)序邏輯設(shè)計(jì)。

比較經(jīng)典的基本可編程邏輯單元的配置是一個(gè)寄存器和一個(gè)查找表。但不同廠商的寄存器和查找表的內(nèi)部結(jié)構(gòu)有一定差異，而且寄存器和查找表的組合模式也不同。

（1）Alerta的可編程邏輯單元通常被稱為LE（LogicElement，邏輯單元），由一個(gè)Register和一個(gè)LUT組成。而Altera的大多數(shù)FPGA又將10個(gè)LE有機(jī)組合起來，構(gòu)成更大的邏輯功能單元——邏輯陣列模塊（LAB，LogicArrayBlock），LAB中除了LE還包含LE間的進(jìn)位鏈、LAB控制信號、局部互連線資源、LUT級聯(lián)鏈、寄存器級聯(lián)鏈等連線和控制資源。

（2）Xilinx的可編程邏輯單元被稱為Slice，由上下兩部分組成。每部分都由一個(gè)Register和一個(gè)LUT組成，被稱為LC（LogicCell，邏輯單元），兩個(gè)LC間有一些共用邏輯。可以完成LC之間的配合與級聯(lián)。

（3）Lattice的可編程邏輯單元叫PFU（ProgrammableFunctionUnit，可編程功能單元），由8個(gè)LUT和8—9個(gè)Register組成。

一般使用器件的Register和LUT的數(shù)量衡量器件的規(guī)模比較準(zhǔn)確。

3、內(nèi)嵌RAM塊：

FPGA的內(nèi)嵌RAM塊可以靈活配置為單端口RAM（SPRAM，SinglePortRAM），雙端口RAM（DPRAM，DoublePortRAM），偽雙端口RAM（PseudoDPRAM），CAM（ContentAddressableMemory），F(xiàn)IFO（FirstInputFirstOutput）等常用存儲器結(jié)構(gòu)。

FPGA中沒有專用的ROM硬件資源，實(shí)現(xiàn)ROM的思路是對RAM賦予初值，并保持該初值。

CAM，即內(nèi)容地址存儲器。CAM這種存儲器在其每個(gè)存儲單元都包含了一個(gè)內(nèi)嵌的比較邏輯，寫入CAM的數(shù)據(jù)會和其內(nèi)部存儲的每一個(gè)數(shù)據(jù)進(jìn)行比較，并返回與端口相同的所有內(nèi)部數(shù)據(jù)的地址。

總之，RAM是一種根據(jù)地址讀、寫數(shù)據(jù)的存儲單元，而CAM返回的是與端口數(shù)據(jù)相匹配的內(nèi)部地址。

FPGA內(nèi)部實(shí)現(xiàn)RAM、ROM、CAM、FIFO等存儲結(jié)構(gòu)是基于內(nèi)嵌RAM塊的，并根據(jù)需求自動生成相應(yīng)的粘合邏輯（GlueLogic）以完成地址和片選等控制邏輯。

Xilinx常見的RAM塊大小是4Kbit和18Kbit兩種結(jié)構(gòu)，Lattice常用的RAM塊大小是9Kbit，Altera的RAM塊最為靈活，一些高端器件內(nèi)部同時(shí)含有兩種RAM塊結(jié)構(gòu)，分別是M9KRAM（9Kbit），M-144K（144Kbit）。

除了RAM外，Altera、Xilinx和Lattice的FPGA還可以靈活的將LUT配置成RAM、ROM、FIFO等存儲結(jié)構(gòu)，這種技術(shù)被稱為分布式RAM（DistributedRAM）。

4、豐富的布線資源

布線資源連通FPGA內(nèi)部所有單元，連線的長度和工藝決定了信號在連線上的驅(qū)動能力和傳輸速度。有以下三種布線資源可供利用。

（1）全局性的專用布線資源：用來完成器件內(nèi)部的全局時(shí)鐘和全局復(fù)位\置位的布線。

（2）長線資源：完成器件Bank間的一些高速信號和一些第二全局時(shí)鐘信號的布線。

（3）短線資源：完成基本邏輯單元之間的邏輯互聯(lián)和布線。

（4）在基本邏輯單元內(nèi)部還存在各式各樣的布線資源和專用時(shí)鐘、復(fù)位等控制信號線。

5、底層嵌入功能單元

通用程度較高的嵌入功能模塊，如PLL（PhaseLockedLoop），DLL（DelayLockedLoop），DSP和CPU等。

Altera芯片集成的是PLL，Xilinx芯片主要集成的是DLL，Lattice的新型FPGA同時(shí)集成了PLL與DLL以適應(yīng)不同的需求。

Altera芯片的PLL模塊分為增強(qiáng)型PLL（EnhancedPLL）和快速PLL（FastPLL）。

Xilinx芯片DLL的模塊名稱為CLKDLL，在高端FPGA中CLKDLL的增強(qiáng)型模塊為DCM（DigitalClockManager，數(shù)字時(shí)鐘管理模塊）。

6、內(nèi)嵌專用硬核

內(nèi)嵌專用硬核的通用性相對較弱，不是所有FPGA器件都包含硬核。

FPGA內(nèi)部也有兩個(gè)陣營：一方面是通用性較強(qiáng)，目標(biāo)市場范圍很廣，價(jià)格適中的FPGA；另一方面是針對性較強(qiáng)，目標(biāo)市場明確，價(jià)格較高的FPGA。