引言

圖像增強(qiáng)最早起源于人類的空間探索計(jì)劃。從衛(wèi)星或飛船上獲得的關(guān)于地球和太陽系中行星的圖像因?yàn)槎喾N原因而降質(zhì)，這些原因如成像設(shè)備受使用環(huán)境的限制，相機(jī)和對象的相對運(yùn)動，相機(jī)機(jī)械振動，飛行器的跳動和翻轉(zhuǎn)等等，獲取圖像的代價(jià)十分昂貴，圖像的降質(zhì)造成科學(xué)意義上的損失也是巨大的。因此由降質(zhì)圖像獲得清晰圖像的努力是非常有意義的。圖像增強(qiáng)技術(shù)是通過采取適當(dāng)?shù)脑鰪?qiáng)處理使原來模糊不清甚至根本無法分辨的原始圖片處理成清楚、明晰的富含大量有用信息的可用圖像。因此，增強(qiáng)處理技術(shù)在醫(yī)學(xué)、遙感、微生物、以及軍事等領(lǐng)域得到了廣泛應(yīng)用。

圖像增強(qiáng)一般采用軟件或硬件處理的方法。軟件處理主要通過計(jì)算機(jī)來實(shí)現(xiàn)復(fù)雜、高精度的圖像處理算法，這種方法具有靈活、方便、精度高等優(yōu)點(diǎn)；但是采用軟件處理的方法速度上會受限，在對系統(tǒng)實(shí)時(shí)性要求高的場合往往不能滿足要求，比如航天或微波遙感領(lǐng)域，需要實(shí)時(shí)觀測處理信息，及時(shí)發(fā)出相應(yīng)的控制指令，這種條件下，軟件處理是無法滿足要求的。因?yàn)檐浖幚淼倪@種局限性，采用高速的DSP或FPGA來實(shí)現(xiàn)實(shí)時(shí)圖像處理顯得尤為迫切。DSP是專用的信號處理芯片，它內(nèi)部硬件集成了許多專為信號處理而設(shè)計(jì)的部件，比如ADI公司的TigerSHARC系列芯片，它的內(nèi)部有位反序部件，很容易實(shí)現(xiàn)FFT（快速傅立葉變換），因此，DSP被廣泛應(yīng)用于圖像處理領(lǐng)域。但是，由于技術(shù)壁壘的原因，航天領(lǐng)域很難

得到航天級別的芯片，因此在一些關(guān)鍵的應(yīng)用系統(tǒng)中，我們則采用FPGA來實(shí)現(xiàn)實(shí)時(shí)圖像處理。同時(shí)，F(xiàn)PGA以其高的處理速度、靈活的控制及接口能力，廣泛應(yīng)用于實(shí)時(shí)圖像處理領(lǐng)域。現(xiàn)在的FPGA芯片一般都集成了DSP內(nèi)核，這對圖像處理帶來了方便。針對這種情況，本文提出一種基于FPGA實(shí)現(xiàn)的SOPC，用于完成圖像的增強(qiáng)處理。

1、像對比度增強(qiáng)算法原理

圖像增強(qiáng)的方法一般分為兩類：空間域和頻域。本文則采用了空間域的方法。空間域方法主要利用某一準(zhǔn)則來實(shí)現(xiàn)圖像灰度值映射，從而調(diào)整圖像灰度的動態(tài)范圍，進(jìn)而實(shí)現(xiàn)圖像對比度增強(qiáng)。這種方法可以描述為：

2、設(shè)計(jì)思路

在實(shí)際情況中，我們關(guān)心的是圖像的目標(biāo)，對背景不太關(guān)注。由式（1）可知，在空間域中，圖像對比度增強(qiáng)處理可以理解為按照某一準(zhǔn)則對圖像像素點(diǎn)灰度值進(jìn)行映射。按照式（2），采用分段灰度變化，對目標(biāo)和背景分別采用不同的變換準(zhǔn)則，對圖像中的不同灰度信息進(jìn)行靈活處理。

設(shè)計(jì)采用了PCI總線以32位傳送數(shù)據(jù)，速度較快，PCI橋接芯片用于連接PCI總線與板級局部總線。SOPC內(nèi)部邏輯模塊之間的連接關(guān)系由Avalon總線建立。在板級局部總線與Avalon總線之間建立通信模塊，使主機(jī)可以通過PCI總線、板級局部總線和Avalon總線對SOPC組件進(jìn)行訪問與控制。SDRAM用于存儲處理前、后的圖像數(shù)據(jù)。圖像處理模塊在有處理數(shù)據(jù)的任務(wù)或已經(jīng)處理完畢時(shí)，與SDRAM管理與控制器進(jìn)行交涉，獲取SDRAM中的數(shù)據(jù)或把數(shù)據(jù)存入SDRAM。

3、系統(tǒng)結(jié)構(gòu)及其功能實(shí)現(xiàn)

圖1系統(tǒng)結(jié)構(gòu)

3.1通訊模塊

通訊模塊負(fù)責(zé)板級局部總線與FPGA內(nèi)部總線橋之間的通訊。由于SOPC內(nèi)部各模塊之間的邏輯連接由FPGA內(nèi)部總線橋完成，因此通訊模塊的建立可以允許用戶從主機(jī)通過PCI總線和板級局部總線訪問SOPC組件。該模塊作為FPGA內(nèi)部總線橋的一個(gè)主控接口，對總線橋上的其他從外設(shè)進(jìn)行訪問和控制。

3.2 SDRAM（同步動態(tài)存儲器）管理與控制器模塊

該模塊的工作時(shí)鐘獨(dú)立于系統(tǒng)時(shí)鐘，包括三部分設(shè)計(jì)如圖2所示：SDRAM管理模塊、控制器模塊與SDRAM控制器。（1）SDRAM管理模塊負(fù)責(zé)對存儲圖像數(shù)據(jù)的SDRAM存儲空間做合理的分配，使待處理數(shù)據(jù)與處理后的數(shù)據(jù)分別放置在不同的存儲單元，它作為FPGA內(nèi)部總線橋流模式從外設(shè)，讀寫端口的數(shù)量可配置，這些讀寫端口可以以流傳輸模式把圖像數(shù)據(jù)讀出或?qū)懭隨DRAM。（2）控制器模塊作為FPGA內(nèi)部總線橋的主控接口，負(fù)責(zé)SDRAM管理模塊與SDRAM控制器之間的連接，并協(xié)調(diào)兩者之間的訪問。（3）SDRAM控制器負(fù)責(zé)對SDRAM的控制。

圖2 SDRAM管理與控制器模塊

3.3 圖像對比度增強(qiáng)算法模塊

常用的并行處理有兩種最基本的連接模式：流水線連接和并行陣列連接。針對該算法，我們采用流水線連接，如圖3 所示。在流水線結(jié)構(gòu)中， 一個(gè)大任務(wù)被分解成復(fù)雜性大致相同的小任務(wù)， 各小任務(wù)在流水線上同時(shí)執(zhí)行， 整個(gè)任務(wù)的速度取決于執(zhí)行時(shí)間最長的子任務(wù)的執(zhí)行時(shí)間。因而， 具有處理速度高的特點(diǎn)。在一個(gè)時(shí)鐘觸發(fā)信號到來時(shí)，進(jìn)程1對圖像數(shù)據(jù)進(jìn)行存儲，同時(shí)，進(jìn)程2對圖像數(shù)據(jù)進(jìn)行處理；下一個(gè)時(shí)鐘觸發(fā)信號到來時(shí)，進(jìn)程1存儲的數(shù)據(jù)送入進(jìn)程2進(jìn)行處理，同時(shí)，進(jìn)程1存儲下一個(gè)輸入數(shù)據(jù)。這樣就實(shí)現(xiàn)了流水線操作，并可保證在一個(gè)時(shí)鐘周期內(nèi)完成一個(gè)像素點(diǎn)的計(jì)算。

圖3 流水線結(jié)構(gòu)

由于該算法邏輯模塊是利用SOPC技術(shù)，能夠在軟件開發(fā)工具SOPC Builder中作為自定制模塊調(diào)用，因此，需設(shè)置兩個(gè)寄存器：幀有效計(jì)數(shù)寄存器和行有效計(jì)數(shù)寄存器，它們根據(jù)FPGA內(nèi)部總線地址的不同，同時(shí)作為FPGA內(nèi)部總線的讀或?qū)懠拇嫫?，從而使自定義模塊可以和FPGA內(nèi)部總線進(jìn)行通訊。根據(jù)算法需求，采用VHDL語言對算法邏輯建模，并以FPGA內(nèi)部總線從外設(shè)的方式在SOPC Builder 中調(diào)用。

4、圖像增強(qiáng)處理系統(tǒng)的實(shí)現(xiàn)及測試結(jié)果

考慮到設(shè)計(jì)優(yōu)化的方便性，本設(shè)計(jì)采用標(biāo)準(zhǔn)化硬件描述語言VHDL建立FPGA模塊實(shí)現(xiàn)。對系統(tǒng)需求進(jìn)行功能模塊劃分，按照自頂向下的設(shè)計(jì)方法生成各設(shè)計(jì)階層，將設(shè)計(jì)任務(wù)分解為不同的功能元件，每個(gè)元件具有專門定義的輸入輸出端口并執(zhí)行各自的邏輯功能。該SOPC設(shè)計(jì)通過以下步驟實(shí)現(xiàn)：

（1） 按照系統(tǒng)需求，采用Top-Down的方法進(jìn)行部件劃分。

（2） 各部件根據(jù)功能要求采用VHDL進(jìn)行模塊建立，并仿真綜合優(yōu)化。

（3） 利用SOPC Builder工具編譯生成用戶自定制模塊。

（4） 調(diào)用已建立的IP模塊并設(shè)置參數(shù)，配置生成片上系統(tǒng)。

（5） 在頂層VHDL文件中調(diào)用模塊并示例化，進(jìn)行信號連接。

（6） 對整個(gè)系統(tǒng)進(jìn)行管腳等約束設(shè)置，全編譯并進(jìn)行行為和時(shí)序驗(yàn)證。

（7） 下載和硬件調(diào)試完成。

這里我們采用嵌入式邏輯分析儀Signal Tap II對設(shè)計(jì)中算法模塊的信號節(jié)點(diǎn)進(jìn)行測試，結(jié)果如圖 4所示。

圖 4測試結(jié)果

輸入的圖像數(shù)據(jù)寬度是8位。其中， iDVAL與iLVAL分別是圖像處理算法模塊的輸入數(shù)據(jù)有效信號與行有效信號，由oDVAL與oLVAL驅(qū)動；iDATA與oDATA分別是原圖像數(shù)據(jù)與處理后數(shù)據(jù)，在iDVAL與iLVAL同時(shí)置’1’時(shí)，原圖像數(shù)據(jù)被讀入圖像處理模塊進(jìn)行處理。

5、實(shí)驗(yàn)結(jié)果及結(jié)論

該設(shè)計(jì)對一幅大小為3008*2000的圖像進(jìn)行處理實(shí)驗(yàn)，圖像增強(qiáng)前后如圖5（a）、圖5（b）所示。很明顯，圖5（b）在增強(qiáng)目標(biāo)對比度的同時(shí)壓制了背景，獲得了很好的增強(qiáng)效果。這一點(diǎn)也可以從式（3）來判斷，兩幅圖像的對比度函數(shù)值分別為37dB和43dB，在本系統(tǒng)處理后的圖像對比度增強(qiáng)了5dB。在SOPC系統(tǒng)時(shí)鐘為50MHz時(shí)，每一幀的處理時(shí)間為

而在Pentium 4、CPU 3GHz、256MB內(nèi)存的PC上通過Matlab用代碼實(shí)現(xiàn)則需0.9850s。該設(shè)計(jì)采用FPGA實(shí)現(xiàn)圖像實(shí)時(shí)處理，與利用軟件處理圖像的方法比較起來，有明顯的速度優(yōu)勢?；贔PGA設(shè)計(jì)方法靈活實(shí)現(xiàn)圖像的實(shí)時(shí)處理，是今后圖像處理發(fā)展的一個(gè)方向，尤其是在大數(shù)據(jù)量處理和高速實(shí)時(shí)處理要求較高的場合。

本文作者創(chuàng)新點(diǎn)：提出了一種基于FPGA的SOPC，該SOPC快速完成圖像增強(qiáng)處理，滿足實(shí)時(shí)圖像處理的要求；同時(shí)，系統(tǒng)構(gòu)成靈活，可根據(jù)圖像增強(qiáng)處理算法需求，對設(shè)計(jì)中模塊的可重復(fù)開發(fā)。

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