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可編程邏輯器件隨著半導(dǎo)體集成電路的4個(gè)階段

TLOc_gh_3394704 ? 來(lái)源:OpenFPGA ? 作者:OpenFPGA ? 2021-08-17 09:16 ? 次閱讀
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發(fā)展歷史

編程邏輯器件伴隨著半導(dǎo)體集成電路的發(fā)展而不斷發(fā)展,其發(fā)展可以劃分為以下4個(gè)階段:

1.第一階段

20世紀(jì)70年代,可編程器件只有簡(jiǎn)單的可編程只讀存儲(chǔ)器(PROM)、紫外線可擦除只讀存儲(chǔ)器(EPROM)和電可擦除只讀存儲(chǔ)器(EEPROM)3種,由于結(jié)構(gòu)的限制,它們只能完成簡(jiǎn)單的數(shù)字邏輯功能。

2.第二階段

20世紀(jì)80年代,出現(xiàn)了結(jié)構(gòu)上稍微復(fù)雜的可編程陣列邏輯(PAL)和通用陣列邏輯(GAL)器件,正式被稱(chēng)為PLD,它們能夠完成各種邏輯運(yùn)算功能。典型的PLD由“與”、“非”陣列組成,用“與或”表達(dá)式來(lái)實(shí)現(xiàn)任意組合邏輯,所以PLD能以乘積和形式完成大量的邏輯組合。PAL器件只能實(shí)現(xiàn)可編程,在編程以后無(wú)法修改;如需要修改,則需要更換新的PAL器件。但GAL器件不需要進(jìn)行更換,只要在原器件上再次編程即可。

3.第三階段

20世紀(jì)90年代,眾多可編程邏輯器件廠商推出了與標(biāo)準(zhǔn)門(mén)陣列類(lèi)似的FPGA和類(lèi)似于PAL結(jié)構(gòu)的擴(kuò)展性CPLD提高了邏輯運(yùn)算的速度,具有體系結(jié)構(gòu)和邏輯單元靈活、集成度高和適用著圍寬等特點(diǎn),兼容了PLD和通用門(mén)陣列的優(yōu)點(diǎn),能夠?qū)崿F(xiàn)超太規(guī)模的電路,編程方式也很靈活,成為產(chǎn)品原型設(shè)計(jì)和中小規(guī)模(一般小于10000)產(chǎn)品生產(chǎn)的首選。

4.第四階段

21世紀(jì)初,現(xiàn)場(chǎng)可編程門(mén)陣列和CPU相融合,并且集成到了單個(gè)的FPGA器件中。典型的,Xilinx推岀了兩種基于FPGA的嵌人式解決方案:

(1)FPGA器件內(nèi)嵌了時(shí)鐘頻率高達(dá)500MHz的PowerPC硬核微處理器和1GHZ的ARM Cortex-A9雙核硬核嵌入式處理器。

(2)提供了低成本的嵌入式軟核處理器,如:MicroBlaze、PicoBlaze。

通過(guò)這些嵌人式解決方案,實(shí)現(xiàn)了軟件需求和硬件設(shè)計(jì)的完美結(jié)合,使FPGA的應(yīng)用范圍從數(shù)字邏輯擴(kuò)展到了嵌人式系統(tǒng)領(lǐng)域。

可編程邏輯器件工藝

1.熔絲連接工藝

最早允許對(duì)器件進(jìn)行編程的技術(shù)是熔絲連接技術(shù)。在釆用這種技術(shù)的器件中,所有邏輯靠熔絲連接。熔絲器件只可編程一次,一旦編程,永久不能改變。

熔絲的編程原理如圖2.1所示。進(jìn)行編程時(shí),需要將熔絲燒斷;編程完成后,相應(yīng)的熔絲被燒斷,如圖2.2所示。

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2.反熔絲連接工藝

反熔絲技術(shù)和熔絲技術(shù)相反,在未編程時(shí),熔絲沒(méi)有連接;編程后,熔絲將和邏輯單元連接。反熔絲開(kāi)始是連接兩個(gè)金屬的微型非晶硅柱,未編程時(shí),呈高阻狀態(tài);編程結(jié)束后,形成連接。反熔絲器件只可編程一次,一旦編程,永久不能改變。

反熔絲的編程原理如圖2.3所示。進(jìn)行編程時(shí),需要將熔絲連接;編程完成后,相應(yīng)的熔絲被連接,如圖2.4所示。

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3.SRAM工藝

SRAM的結(jié)構(gòu)如圖2.5所示?;陟o態(tài)存儲(chǔ)器SRAM的可編程器件,值被保存在SRAM中時(shí),只要系統(tǒng)正常供電,信息就不會(huì)丟失,否則信息將丟失。SRAM存儲(chǔ)數(shù)據(jù)需要消耗大量的硅面積,且斷電后數(shù)據(jù)丟失,但是這種器件可以反復(fù)地編程和修改。

絕大多數(shù)的FPGA都采用這種工藝,這就是FPGA外部都需要有一個(gè)PROM芯片來(lái)保存設(shè)計(jì)代碼的原因。

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4.掩膜工藝

ROM是非易失性的器件,系統(tǒng)斷電后,將信息保留在存儲(chǔ)單元中。掩膜器件可以讀出信息,但是不能寫(xiě)入信息。ROM單元保存了行粕列數(shù)據(jù),形成一個(gè)陣列,每一列有負(fù)載電阻使其保持邏輯1,每個(gè)行列的交叉有一個(gè)關(guān)聯(lián)晶體管和一個(gè)掩膜連接,如圖2.6所示。

0659d052-fd3d-11eb-9bcf-12bb97331649.png

注:這種技術(shù)代價(jià)比較高,基本上很少使用。

下面對(duì)其工作原理進(jìn)行推導(dǎo),以幫助讀者理解上圖所實(shí)現(xiàn)的功能。

0669fa90-fd3d-11eb-9bcf-12bb97331649.png

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PROM工藝

PROM是非易失性器件,系統(tǒng)斷電后,信息被保留在存儲(chǔ)單元中。PROM器件可以編程一次,以后只能讀數(shù)據(jù)而不能寫(xiě)入新的數(shù)據(jù)。PROM單元保存了行和列數(shù)據(jù),形成一個(gè)陣列,每一列有負(fù)載電阻使其保持邏輯1,每個(gè)行列的交叉有一個(gè)關(guān)聯(lián)晶體管和一個(gè)掩模連接,如下圖所示。

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如果可以多次編程,就稱(chēng)為EPROM和EEPROM技術(shù)。

6.FLASH工藝

釆用FLASH技術(shù)的芯片的擦除速度比采用PROM技術(shù)的芯片要快得多。FLASH技術(shù)可采用多種結(jié)構(gòu),與EPROM單元類(lèi)似,具有一個(gè)浮置柵晶體管單元和EEPROM器件的薄氧化層特性。

編輯:hfy

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原文標(biāo)題:【簡(jiǎn)談】可編程邏輯器件發(fā)展歷史及工藝分類(lèi)

文章出處:【微信號(hào):gh_339470469b7d,微信公眾號(hào):FPGA與數(shù)據(jù)通信】歡迎添加關(guān)注!文章轉(zhuǎn)載請(qǐng)注明出處。

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