FPGA項目開發(fā)之同步信號和亞穩(wěn)態(tài)

讓我們從觸發(fā)器開始，所有觸發(fā)器都有一個圍繞活動時鐘沿的建立（setup time）和保持窗口（hold time），在此期間數(shù)據(jù)不得更改。

如果該窗口中的數(shù)據(jù)實際發(fā)生了變化，則觸發(fā)器的輸出將進入不確定狀態(tài)，這既不是邏輯 0 也不是邏輯 1。在定義的恢復(fù)時間（recovery time）后，觸發(fā)器輸出將恢復(fù)為邏輯 0 或邏輯 1。
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每個系列器件的建立和保持時間以及恢復(fù)時間都是獨一無二的，這些信息通常在數(shù)據(jù)表或應(yīng)用說明中定義。一般來說，當(dāng)我們設(shè)計 FPGA 滿足時序約束時，我們不必過于擔(dān)心它們，因為 Vivado 會盡量滿足約束中定義的性能。

然而，當(dāng)我們有異步信號進入到 FPGA 或多個彼此異步的時鐘域時，我們就需要仔細考慮設(shè)計，以確保我們不會違反建立和保持時間并導(dǎo)致亞穩(wěn)態(tài)。當(dāng)然，無論哪種情況，我們都無法阻止亞穩(wěn)態(tài)事件的發(fā)生，但我們可以確保我們的設(shè)計不會因為亞穩(wěn)態(tài)事件的發(fā)生而出現(xiàn)不正確的數(shù)據(jù)。

當(dāng)然，很明顯的一個情況就是輸入信號與內(nèi)部時鐘是異步的，在同一個時鐘域中的構(gòu)成還不是很清楚。我們可以使用一些簡單的規(guī)則；如果時鐘是公共時鐘的整數(shù)除法，我們就在同一個時鐘域中。如果時鐘是非整數(shù)除法，它們不在同一個時鐘域中，或者來自不同的源（即使它們具有相同的時鐘頻率）

在將信號同步到 FPGA 或不同的時鐘域時，有多種設(shè)計可供選擇。在xilinx fpga中，最好的方法是使用xilinx參數(shù)化宏，創(chuàng)建這些宏的目的是解決 CDC / Synchronization問題。XPM 提供了一個范圍宏，包括

單靜態(tài)同步器（Single Static Synchroniser）——經(jīng)典的單比特觸發(fā)器同步器

脈沖數(shù)據(jù)同步器（Pulse Data Synchroniser）——將脈沖從一個域傳輸?shù)较乱粋€域

數(shù)據(jù)總線（Data Bus）——多路復(fù)用器、FIFO、握手和基于格雷碼的傳輸

在 Vivado 中，我們現(xiàn)在很容易地在 IP Integrator 中實現(xiàn) XPM 結(jié)構(gòu)，以使 CDC crossing可見。

需要仔細考慮使用哪種結(jié)構(gòu)，例如，不要嘗試使用單個位同步器同步多個數(shù)據(jù)位，因為不能保證傳輸?shù)臄?shù)據(jù)對齊，從而導(dǎo)致數(shù)據(jù)損壞。還需要注意recombination，這是兩個或多個靜態(tài)信號跨越時鐘域并在邏輯功能中重組的地方。由于亞穩(wěn)態(tài)恢復(fù)，同步器中的延遲會導(dǎo)致下游邏輯受到影響。

盡管我們在設(shè)計中盡最大努力減輕 CDC，但我們是人類，我們也會犯錯，因此我們可以使用內(nèi)置的 Vivado 選項來報告設(shè)計中出現(xiàn)的 CDC。

綜合完成后，我們可以運行 CDC 報告，無需等待 place 和 root 完成。

在 TCL 控制臺中運行命令report_cdc – 有很多選項可用于寫出文件、分析特定路徑或創(chuàng)建豁免。

這將顯示設(shè)計中的所有時鐘域交叉以及是否存在任何不安全或未知的交叉。在上面的示例中，可以看到有 6 個不安全和幾個未知。如果我們使用選項 -details 運行命令，我們將看到報告的所有路徑。單擊不安全或未知的路徑將打開關(guān)注的路徑以供我們檢查。

選擇路徑后，我們可以打開我們關(guān)注路徑的示意圖查看器。在這種情況下的問題是復(fù)位是由不同的時鐘生成的。
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知道這一點后，我們可以通過更新設(shè)計，例如：糾正錯誤、插入必要的同步結(jié)構(gòu)或糾正約束以更新路徑來糾正問題。
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FPGA項目開發(fā)之 7 系列 FPGA 高級 SelectIO 邏輯資源
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FPGA項目開發(fā)之時鐘規(guī)劃

審核編輯：劉清