一、DDS相關(guān)

1.??DDS調(diào)幅，想到了兩個(gè)方案：①改變DAC的參考電壓②改變DAC的電流，哪個(gè)好些？

答：A．能用數(shù)字電路直接調(diào)制解決的，就不用到模擬域去做了。 B．只要DAC速率夠高，可以數(shù)字生成任意波形發(fā)出去。有很多任意波形發(fā)生器的設(shè)計(jì)，可以實(shí)現(xiàn)調(diào)幅、調(diào)頻或調(diào)相。

C．對(duì)于AM，是要求載波幅度大于基帶的，過(guò)大的基帶信號(hào)會(huì)發(fā)生過(guò)調(diào)幅。所以不能對(duì)任意幅度信號(hào)進(jìn)行AM調(diào)制。

D．對(duì)于調(diào)幅，需要考慮調(diào)制指數(shù)。設(shè)基帶最大幅度為1，基帶乘以調(diào)制指數(shù)，然后加加上1，之后再乘以幅值為1的載波，就是AM了。

E．對(duì)于調(diào)幅精度，考慮幅度的定點(diǎn)化，在高精度的ADC下，可以實(shí)現(xiàn)略有精度損失的信號(hào)調(diào)幅。

二、國(guó)產(chǎn)FPGA相關(guān)

1請(qǐng)教大家一個(gè)問(wèn)題，外面買安路的FPGA開(kāi)發(fā)版的商家有哪些？

答：最好聯(lián)系原廠。

2.誰(shuí)知道復(fù)旦微的開(kāi)發(fā)板哪里有賣？問(wèn)過(guò)原廠，他們說(shuō)都沒(méi)有板子了（型號(hào)JFMK50T4）。

答：一般只有原廠有，實(shí)在沒(méi)有，就自己畫(huà)，若能找到一個(gè)demo板驗(yàn)證，可以降低風(fēng)險(xiǎn)。

3. 國(guó)產(chǎn)器件有zynq這種的嗎？

答：有，但是ARM核還是有差異。例如：復(fù)旦微的7045。管腳有差異，Vivado里需要打補(bǔ)丁，用GT，MIG這些的時(shí)候不同組合的步驟還有區(qū)別。

4.??國(guó)產(chǎn)并行flash目前大家主要用過(guò)哪些家的？最后可pin2pin鎂光的。

答：暫無(wú)回答，讀者中有了解的，可以在評(píng)論區(qū)留言。

三、SystemVerilogparameter修改相關(guān)

1.??在設(shè)計(jì)中用了個(gè)localparam，定義某個(gè)參數(shù)，想在tb中修改這個(gè)localparam的值，除了就是例化的時(shí)候引入進(jìn)去，還有啥辦法可以修改這個(gè)值？force這個(gè)語(yǔ)句只能對(duì)信號(hào)起作用。

答：A.localparam是局部常量，沒(méi)法外部修改。可以做成宏定義，或者將該參數(shù)做成輸入端口信號(hào)。

B．如果是vcs工具的話，可以通過(guò)-pvalue+parameter_hierarchical_value=value，可以修改某個(gè)指定參數(shù)到特定的值。具體用法，可參考《Synopsys VCSUser Guide》。

四、FPGA邏輯運(yùn)算和時(shí)序相關(guān)

1.?實(shí)現(xiàn)多信號(hào)輸入有符號(hào)數(shù)據(jù)加法，調(diào)用IP方便還是自己編程方便？

答：若是有符號(hào)數(shù)，聲明signed類型直接+就行，同時(shí)注意是否存在進(jìn)位，必要時(shí)進(jìn)行位寬擴(kuò)展。

2.?現(xiàn)在fpga做摳圖都用什么算法？

答：對(duì)于摳圖，比較簡(jiǎn)單的方法是圖像分割，這是很老的方法，但這其實(shí)算不上真正意義的摳圖，因?yàn)樗闹饕康氖怯糜趫D像之間塊與塊的分割。典型的就是grabcut算法，opencv上面有相應(yīng)的優(yōu)化好的算法。還有一種就是對(duì)于前后景的分割，叫做Alpha Matting，這是摳圖的主要實(shí)現(xiàn)方法，好的算法對(duì)頭發(fā)絲也能處理得很好。（摘自網(wǎng)絡(luò)SCDN博客） FPGA基本上能實(shí)現(xiàn)所有應(yīng)用算法，關(guān)鍵要分析出算法的處理過(guò)程，從架構(gòu)和資源消耗等角度考慮怎么去進(jìn)行邏輯實(shí)現(xiàn)。

3.有沒(méi)有可以推薦的講解FPGA基礎(chǔ)知識(shí)的書(shū)和視頻啊，像Verilog語(yǔ)言會(huì)對(duì)應(yīng)什么樣子的電路結(jié)構(gòu)這種的？遇到過(guò)大的slack會(huì)導(dǎo)致問(wèn)題，但是查找原因根本不會(huì)往這方面去想。

答：FPGA底層邏輯是LUT、CLB單元、BRAM等，門級(jí)或寄存器級(jí)就是時(shí)序分析的基礎(chǔ)。時(shí)序違例問(wèn)題，可以去看一下靜態(tài)時(shí)序分析的資料，例如《Static Timing Analysis for Nanometer Designs A Practical Approach》、《Constraining Designs for Synthesis andTiming Analysis》，對(duì)于Vivado開(kāi)發(fā)環(huán)境，可以參考Xilinx的UG903、UG602。

4.?請(qǐng)教一下大家IP及IO口的輸出電流強(qiáng)度應(yīng)該怎么選擇？現(xiàn)在用的都是默認(rèn)值。

答：IO驅(qū)動(dòng)電流默認(rèn)是12，最大可以選24。一般默認(rèn)就可以，若有時(shí)序問(wèn)題，可以微調(diào)。另外，溫度會(huì)影響晶體管的靜態(tài)工作點(diǎn)，PN結(jié)特性對(duì)溫度敏感。

5.?VIVADO資源統(tǒng)計(jì)里沒(méi)有LUT和FF 意思就是完全沒(méi)有用到嗎？

答：一般情況下，有邏輯設(shè)計(jì)，LUT會(huì)有消耗的，如果綜合后查看資源報(bào)告，沒(méi)有消耗LUT資源，可能是該模塊信號(hào)由于沒(méi)有連接到端口引腳，被優(yōu)化掉了?？梢约由稀発eep ture”屬性或者將信號(hào)接到vio、ILA上，再查看資源消耗。

五、衛(wèi)星互聯(lián)網(wǎng)相關(guān)

1.?中國(guó)某網(wǎng)是新成立的大型央企，馬斯克的Starlink成為商業(yè)衛(wèi)星最為成功的代表，國(guó)內(nèi)的衛(wèi)星商業(yè)化道路還很漫長(zhǎng)。

2.?搶占近地軌道和頻率，是比較關(guān)心的兩個(gè)領(lǐng)域。

3.??NTN與DVB哪個(gè)有前途？

答：NTN是最近幾年基于5G技術(shù)標(biāo)準(zhǔn)提出來(lái)的，3GPP協(xié)議38.811比較全面地介紹了NTN的應(yīng)用前景，也是目前除了DVB外最為熱門的衛(wèi)星通信應(yīng)用技術(shù)。國(guó)內(nèi)和國(guó)際上眾多手機(jī)廠商和設(shè)備商，都在積極研發(fā)支持NTN的終端和基站等。就目前看來(lái)，NTN的商業(yè)化過(guò)程還比較長(zhǎng)，相關(guān)的技術(shù)標(biāo)準(zhǔn)和協(xié)議，都屬于探索和逐步落地階段。

DVB協(xié)議經(jīng)過(guò)十幾年的發(fā)展，技術(shù)路線比較成熟，商業(yè)化，應(yīng)用廣泛。2020年，DVB-RCS2等新一代DVB協(xié)議發(fā)布，支持高帶寬衛(wèi)星通信。兩個(gè)標(biāo)準(zhǔn)，互相借鑒，考慮專利和技術(shù)壁壘，不同的企業(yè)可能采用不同的技術(shù)路線。

六、接口相關(guān)

1.?SPI接口怎么通過(guò)修改邏輯代碼來(lái)提高SPI讀寫(xiě)的速率呢？

答：一般是提高時(shí)鐘頻率，做好接口約束，把FPGA端的IO的驅(qū)動(dòng)能力設(shè)高一些。

2.?大家對(duì)于GT口傳輸AXIS，轉(zhuǎn)成AXI有什么好想法？

答：DMA接口。

七、GTX時(shí)鐘相關(guān)

1.?有個(gè)高精度的10MHz時(shí)鐘，怎么提供給FPGA的GTX使用呢，GTX的時(shí)鐘不支持這么低的時(shí)鐘輸入，如果經(jīng)過(guò)時(shí)鐘芯片精度就損失了。要用這個(gè)高精度時(shí)鐘進(jìn)行碼環(huán)相位測(cè)量。

答：一般可以用MMCM進(jìn)行時(shí)鐘倍頻，GTX的參考時(shí)鐘一般在手冊(cè)中也會(huì)有要求。特殊情況，可能需要特殊設(shè)計(jì)。

八、DDR相關(guān)

1.?DDR原理圖設(shè)計(jì)里 DQ不按順序有什么影響嗎？

答：一般沒(méi)影響，只要綜合約束過(guò)，就算開(kāi)始按順序，PCB走線不過(guò)也要調(diào)線序。不放心的話可以預(yù)先弄個(gè)MIG約束下引腳，看能不能校驗(yàn)過(guò)。

2.請(qǐng)問(wèn)ADC DDR輸出進(jìn)ddio，而input-pad到ddio-in有10ns的延遲，造成setup時(shí)間違例5.6ns，這種怎么解決？程序是只寫(xiě)了關(guān)于ADC芯片采集接口，然后約束了ADC的數(shù)據(jù)輸入接口和pll，還需要其他的嗎，還是ADC數(shù)據(jù)輸入接口約束錯(cuò)了？

答：應(yīng)該是沒(méi)約束對(duì)，看樣子應(yīng)該是lvds接口的，input-pad到ddio-in的延遲不單單是數(shù)據(jù)線，時(shí)鐘線也一樣，這個(gè)setup時(shí)間應(yīng)該是由input delay決定的。

九、vivado綜合問(wèn)題

1.?Vivado綜合著就不動(dòng)了，半個(gè)小時(shí)過(guò)去了，之前都是綜合10幾分鐘，布局布線3個(gè)多小時(shí)?

答：綜合一般不會(huì)很長(zhǎng)時(shí)間，如果出現(xiàn)綜合過(guò)程中一直卡著，大概率是代碼設(shè)計(jì)有缺陷，或者XDC約束有不合理的地方。此外，可以看一下log文件，一般來(lái)說(shuō)，會(huì)有打印，執(zhí)行到哪一步了。通常情況下，在布局布線階段更容易出現(xiàn)一直卡住的情況，查看log打印，會(huì)有提示，例如因?yàn)闀r(shí)序太差，布線走不通，導(dǎo)致?lián)砣??；蛘咄Ｖ咕C合，復(fù)位一下綜合過(guò)程，關(guān)掉vivado，重來(lái)一次。

十、電機(jī)控制

1.?想請(qǐng)教一下，電機(jī)的速度環(huán)，大概多長(zhǎng)時(shí)間對(duì)電機(jī)控制一次？

答：一般10KHz以下。

2.??24xx的DSP能夠達(dá)到這種控制速度嗎？

答：DSP普遍帶計(jì)數(shù)器的，能脈沖計(jì)數(shù)，也能輸出帶死區(qū)的PWM波，用中斷計(jì)數(shù)基本做不了電機(jī)控制。記得今年TI出了一個(gè)超強(qiáng)的片子，把MOS和FOC全部集成到一個(gè)片子上，6塊錢的片子，不用寫(xiě)代碼，不用驅(qū)動(dòng)板，就能實(shí)現(xiàn)電機(jī)調(diào)速，實(shí)在強(qiáng)。

十一、時(shí)序約束相關(guān)

1.?請(qǐng)問(wèn)如果時(shí)序約束不滿足上板一定會(huì)有問(wèn)題嗎？

答：看一下最差路徑是屬于哪個(gè)時(shí)鐘域，最差裕量不超過(guò)時(shí)鐘頻率的15%，應(yīng)該能跑。有個(gè)評(píng)估能跑最高時(shí)鐘的公式，好像是1/(T-WNS)，T是目標(biāo)時(shí)鐘周期，WNS是最差負(fù)時(shí)序裕量，可以故意約束緊一點(diǎn)，跑出時(shí)序報(bào)告，看時(shí)序裕量。

余量為正不一定跑出來(lái)就對(duì)，為負(fù)也不見(jiàn)得跑出來(lái)就不對(duì)，先有正確的約束才能有正確的時(shí)序分析。

編輯：黃飛