Xilinx被AMD收購(gòu)的事情把我震出來了，看了看上上一篇文章講了下仿真的文件操作，這篇隔了很久遠(yuǎn)，不知道該從何講起，就說說FPGA的在線調(diào)試的一些簡(jiǎn)單的操作方法總結(jié)。

文章以Altera的Quartus II, Xilinx的Vivado工具為例，其他工具（如ISE的Chipscope）就暫不贅述了。

其實(shí)很多時(shí)候，為了圖方便，F(xiàn)PGA的Verilog設(shè)計(jì)完之后，會(huì)省掉仿真的過程，直接使用FPGA的在線調(diào)試工具來檢查電路邏輯是否有問題。包括我自己剛開始學(xué)習(xí)FPGA時(shí)，沒感覺到仿真相比在線調(diào)試的優(yōu)勢(shì)，重點(diǎn)去學(xué)習(xí)在線調(diào)試了。但現(xiàn)在來看，這樣的操作很不規(guī)范，而且隨著項(xiàng)目的規(guī)模越來越大，這樣做的效率也會(huì)迅速下降。

但這種方法在某些驗(yàn)證領(lǐng)域還是占有一席之地，而且小規(guī)模模塊驗(yàn)證時(shí)，它也很有優(yōu)勢(shì)。

而且相對(duì)于仿真來說，F(xiàn)PGA的板級(jí)調(diào)試結(jié)果會(huì)更加真實(shí)些。

Altera

在Quartus II找到下圖的工具

進(jìn)入之后，找到這個(gè)界面

首先設(shè)置后右上角的SOF文件，然后順著SOF文件的下方，依次設(shè)置Clock（采樣時(shí)鐘），Sample depth（采樣深度）等參數(shù)。

Clock參數(shù)會(huì)影響信號(hào)的顯示值，可以理解為如果采樣時(shí)鐘沒有數(shù)據(jù)變化快，那么采到的數(shù)據(jù)中間會(huì)漏掉某些值，而且不論快慢，都可能造成采樣上的一些問題。所以這里推薦使用與驅(qū)動(dòng)被采數(shù)據(jù)或者說相同時(shí)鐘域下的時(shí)鐘。注意，只是影響信號(hào)的抓取顯示值，不大會(huì)影響信號(hào)的真實(shí)值

Sample depth參數(shù)會(huì)影響信號(hào)抓取的深度，設(shè)置小了可能對(duì)調(diào)試不方便，比如抓取傳輸包的幀頭，抓到后想看看整個(gè)數(shù)據(jù)包的格式，但是深度太小沒有顯示出來；設(shè)置大了占用的面積會(huì)增大，可能會(huì)超出資源。

然后在左邊空白處雙擊，選擇信號(hào)

注意，F(xiàn)ilter是選擇某個(gè)特定時(shí)期的信號(hào)，比如pre-synthesis，意思就是綜合前的信號(hào)，此時(shí)信號(hào)跟我們RTL代碼中的信號(hào)，名字保持一致，最方便查找，所以我經(jīng)常使用這個(gè)類型的Filter。

然后點(diǎn)擊List，選擇想要抓取的信號(hào)，點(diǎn)擊ok，然后保存文件，重新走一遍綜合，布局布線，生成bit文件的路子。最后就可以在這個(gè)工具中下載響應(yīng)的sof文件，然后開始在線抓取信號(hào)。

Xilinx

vivado中，在線調(diào)試的方法就很多了，使用mark_debug和ILA核的方式。

• mark_debug

可以在被抓取信號(hào)的定義語句開頭插入(* MARK_DEBUG="true" *)，使得工具自動(dòng)識(shí)別需要抓取的信號(hào)。如下圖示例

 (* MARK_DEBUG="true" *)wire       [7:0]    read_data     ;

一路Next后，你可以看到這個(gè)

圖里的信號(hào)就是之前使用了Mark_debug標(biāo)識(shí)的信號(hào)，如果有哪些信號(hào)不想抓取了，可以直接在這里刪去，如果你有信號(hào)忘記做標(biāo)識(shí)了，也可以使用左側(cè)的Find Nets to Add方法。

使用通配符*加上信號(hào)的名字，可以搜索到對(duì)應(yīng)的信號(hào)然后直接加入到信號(hào)列表。

注意，有些信號(hào)可能沒有自動(dòng)指定合適的時(shí)鐘網(wǎng)絡(luò)，需要自己手動(dòng)指定，然后才能Next

然后工具會(huì)自動(dòng)根據(jù)前面的設(shè)置向相應(yīng)的XDC文件寫入?yún)?shù)，如果打開了XDC文件，一定要看是否保存了最新的結(jié)果。我剛開始很多次在這里沒注意，導(dǎo)致XDC還在以舊版的內(nèi)容運(yùn)行，設(shè)置的內(nèi)容沒有生效。

如果這個(gè)步驟中多個(gè)信號(hào)存在多個(gè)時(shí)鐘域，最終生成的調(diào)試文件下載進(jìn)入板子后，會(huì)出現(xiàn)多個(gè)ILA調(diào)試界面。

• ILA IP核

可以在IP Catalog尋找ILA IP核， IP設(shè)置中，如下圖，可以選擇Monitor Type

如果選擇AXI，則在第二個(gè)設(shè)置界面，需要選擇AXI協(xié)議類型，AXI數(shù)據(jù)位寬，地址位寬等等參數(shù)。

關(guān)于AXI協(xié)議內(nèi)容可以看看之前的內(nèi)容回顧。

也可以選擇Native的Monitor類型，那么就可以設(shè)置Number of Probe，這個(gè)參數(shù)決定了被抓取信號(hào)的通道數(shù)，Sample Data Depth是抓取深度。

這樣在第二個(gè)設(shè)置選項(xiàng)里，可以設(shè)置每個(gè)數(shù)據(jù)通道的數(shù)據(jù)位寬等參數(shù)

最后，不管是哪種方法，都需要重新走一遍綜合，布局布線，生成bit文件的步驟，然后將調(diào)試文件和bit文件一起下載到FPGA芯片進(jìn)行調(diào)試。