1

統(tǒng)計(jì)排序?yàn)V波

設(shè)r為處理窗口半徑，I(x,y)為輸入像素值，g(x,y)為輸出像素值，則有如下定義：

g(x,y)=Sort(I(x+i,y+i),n)

-r≤i≤r,-r≤j≤r,0≤n< (2r+1)^2.

令n=(2r+1)2/2，則上式變?yōu)橹兄?a href="http://www.brongaenegriffin.com/tags/濾波器/" target="_blank">濾波器。常用的排序算子有冒泡排序、希爾排序即簡單排序等，以冒泡排序?yàn)槔?a href="http://www.brongaenegriffin.com/tags/C++/" target="_blank">C++語言處理算法如下：

中值濾波能夠很好的消除椒鹽噪聲。效果圖如下所示：

2

基于FPGA的統(tǒng)計(jì)排序?yàn)V波器

2.1

并行全比較排序法

為了區(qū)別相同的數(shù)值，對各個數(shù)值的輸入次序做如下規(guī)定：

當(dāng)前數(shù)值大于本數(shù)據(jù)之前輸入數(shù)據(jù)時(shí)，結(jié)果記為1，小于或等于時(shí)記為0.

當(dāng)前數(shù)值大于或等于本數(shù)據(jù)之后輸入數(shù)據(jù)時(shí)，結(jié)果記為1，小于時(shí)記為0.

與自身比較記為0.

利用此規(guī)則對輸入數(shù)據(jù)進(jìn)行排序，如下表所示：

以3個數(shù)據(jù)d1,d2,d3的排序?yàn)槔?，需要設(shè)計(jì)的比較器數(shù)目為n(n-1)個。如下所示：

d_1≥d_2

d_1≥d_3

d_2>d_1

d_2≥d_3

d_3>d_1

d_3>d_2

2.2

整體設(shè)計(jì)與模塊劃分

采用與均值濾波類似的方法，先進(jìn)行一維圖像行方向上的排序，再對列方向上的行排序結(jié)果進(jìn)行排序，即可得到一個窗口方向上的排序。同樣的，行方向的對齊采用行緩存來實(shí)現(xiàn)，如下圖所示：

注意：并行全比較排序與C語言實(shí)現(xiàn)的冒泡排序結(jié)果，在某些特殊情況下還是有點(diǎn)差別的。如下所示：

如果使用C語言冒泡排序，目標(biāo)值會被判定為1，因?yàn)檫@9個數(shù)的排序如下：

1, 1, 1, 1 ,1, 0, 0, 0, 0

其“中值”為1，故判定為1.使用先行后列的全排序法，每行的中值如下：

1

0

0

再對這3個數(shù)進(jìn)行排序，得到最終的中值為0.與C語言冒泡排序判定結(jié)果不同。只有在1與0的比值為5:4或4:5的情況下才會出現(xiàn)，其他比值則不會出現(xiàn)判定結(jié)果不同。即便某些情況下判定結(jié)果可能不同，但他們都是中值附近的值，都具有中值濾波的效果。自己可以多列幾種情況試試看。

想強(qiáng)調(diào)的是，先行后列的并行全比較排序和C語言的冒泡排序數(shù)據(jù)結(jié)果對比時(shí)，可能會出現(xiàn)某些數(shù)據(jù)不同，免得大家懷疑是程序編寫錯誤。

2.3

median_1d模塊設(shè)計(jì)

全并行排序的計(jì)算步驟如下

首先得到待排序的n個數(shù)據(jù)：可以通過打n-1拍得到。

進(jìn)行全比較：當(dāng)前數(shù)據(jù)與其他所有數(shù)據(jù)依次比較，并記錄比較結(jié)果。

將(2)中的記錄結(jié)果相加。

查找(3)中相加結(jié)果按指定次序輸出。

一維排序?yàn)V波電路設(shè)計(jì)如下所示：

** 需要注意的是：din_r[2]為輸入第0個數(shù)據(jù)，din_r[1]為輸入第1個數(shù)據(jù)，din_r[0]為輸入第2個數(shù)據(jù)。**

由于在求cmp_sum時(shí)，消耗了一個時(shí)鐘周期，所以在求dout時(shí)，需要先對輸入數(shù)據(jù)打一拍，即此時(shí)din_r[3]為輸入第0個數(shù)據(jù)，din_r[2]為輸入第1個數(shù)據(jù)，din_r[1]為輸入第2個數(shù)據(jù)。

當(dāng)cmp_sum[0]==OUT_ID時(shí)，將第0個數(shù)據(jù)(din_r[3])賦值給dout，

當(dāng)cmp_sum[1]==OUT_ID時(shí)，將第1個數(shù)據(jù)(din_r[2])賦值給dout，

當(dāng)cmp_sum[2]==OUT_ID時(shí)，將第2個數(shù)據(jù)(din_r[1])賦值給dout。

從上圖可以看出，產(chǎn)生dout共需消耗5個時(shí)鐘周期，dout_vld需要和dout信號同步，故同樣需要對dout_vld打5拍，如下所示：

上圖中的KSZ為窗口長度，KSZ的值為3，故一行數(shù)據(jù)有兩個數(shù)據(jù)無法做中值處理，所以dout_vld信號產(chǎn)生代碼如下：

2.4

median_2d模塊設(shè)計(jì)

采用和均值濾波同樣的思路來處理，整個計(jì)算步驟如下

計(jì)算一維行方向的排序結(jié)果輸出。

將第(1)步的結(jié)果接入第一個行緩存，第一個行緩存的輸出接入第二個行緩存，得到3行的一維輸出。

對第(2)步輸出的三個數(shù)據(jù)進(jìn)行排序，得到結(jié)果輸出。

完成時(shí)序?qū)R。

二維運(yùn)算的電路設(shè)計(jì)如下圖所示：

由于行FIFO讀出數(shù)據(jù)有一拍延時(shí)，所以median_1d輸出的數(shù)據(jù)需要延時(shí)一拍，以便于FIFO讀出數(shù)據(jù)對齊。從圖4-6可以看出，產(chǎn)生median_data共需消耗3個時(shí)鐘周期，median_vld有l(wèi)ine_rd_en[2]產(chǎn)生，也需要延時(shí)3個時(shí)鐘周期，以便于median_data信號對齊，產(chǎn)生代碼如下：

由于median_vld由line_rd_en[1]產(chǎn)生，故已經(jīng)舍去了兩行，所以此時(shí)不需要再與上其他信號了，注意與median_1d模塊的dout_vld做對比，自己理解一下。

3

仿真與調(diào)試

median_1d的測試激勵如下：

從圖4-9可以看出，測試激勵主要是產(chǎn)生0-9共10個數(shù)據(jù)，仿真結(jié)果如下所示：

可以看出，中值結(jié)果是正確，尤其需要注意的是紅色框框里的數(shù)據(jù)，8和1共產(chǎn)生了2次，這個地方使用書上的代碼是有問題的。具體的自己看代碼就知道了。

median_2d仿真有點(diǎn)麻煩，自己可以使用mspaint畫圖軟件產(chǎn)生10*10的黑白圖，然后再用qt將其轉(zhuǎn)成txt，最后再使用modelsim進(jìn)行仿真。也可以自己寫測試激勵。最終中值濾波結(jié)果如下圖所示：