數(shù)據(jù)采集是信號處理的前提，大量采樣數(shù)據(jù)的實時傳輸十分重要。以太網(wǎng)由于傳輸速度快、傳輸距離遠，可以方便地實現(xiàn)系統(tǒng)的遠程控制。采用微控制單元和硬件協(xié)議控制芯片實現(xiàn)數(shù)據(jù)的網(wǎng)絡傳輸在硬件構架上比較簡單，容易實現(xiàn)且成本較低。

本文基于硬件以太網(wǎng)協(xié)議芯片W5300和FPGA，設計并實現(xiàn)了一套可以與遠程上位機進行實時通信的數(shù)據(jù)采集系統(tǒng)，可實現(xiàn)對信號的高速采集和實時數(shù)據(jù)傳輸。

1 數(shù)據(jù)采集系統(tǒng)組成結構

數(shù)據(jù)采集系統(tǒng)采用模塊化設計，主要由電源模塊、A/D模塊、控制模塊和網(wǎng)絡模塊組成，組成框圖如圖1所示。

2 數(shù)據(jù)采集系統(tǒng)的設計與實現(xiàn)

2.1 硬件設計

2.1.1 控制模塊

本系統(tǒng)中控制模塊采用Xilinx公司Spartan-3系列XC3S400［2］作為主控芯片，系統(tǒng)時鐘為50 MHz。該器件豐富的I/O管腳可以完全滿足系統(tǒng)需要且價格便宜。剩余的管腳用于控制三態(tài)緩沖芯片74HC245，可連接紅外感應器等器件作為信號采集的觸發(fā)信號?？刂颇K主要完成A/D模塊時序生成、網(wǎng)口模塊初始化和讀寫時序及與上位機的實時數(shù)據(jù)通信。

2.1.2 A/D模塊

A/D模塊采用ADI公司的AD7357，該芯片為差分輸入、雙通道、4.2 MS/s、14位SAR型ADC［3］。為實現(xiàn)差分驅動，采用低失真差分ADC驅動器AD8138實現(xiàn)信號的單端轉差分放大。該芯片可產(chǎn)生兩個幅值相等、相位相差180°且以共模電壓為中心的差分信號同時驅動ADC的VIN+和VIN-管腳［4］。共模電壓由AD7357內(nèi)部2.048 V基準電壓通過分壓提供。首先通過高精度、低噪聲、低溫漂運算放大器AD8628對REFA/B管腳的基準電壓進行緩沖，以提高驅動能力。A/D采樣電路如圖2所示。

2.1.3 網(wǎng)絡模塊

為實現(xiàn)采樣數(shù)據(jù)的實時傳輸并與上位機進行實時通信，選用Winzet公司的硬件以太網(wǎng)協(xié)議芯片W5300搭建網(wǎng)絡模塊。該芯片內(nèi)部集成10/100 M以太網(wǎng)控制器、MAC和TCP/IP協(xié)議棧，支持8個獨立端口同時連接，通信速率最高可達到80 Mb/s；與主機接口支持8/16 bit數(shù)據(jù)總線，支持2種主機接口模式；內(nèi)部有128 KB TX/RX存儲器，可根據(jù)端口通信數(shù)據(jù)吞吐量動態(tài)調(diào)整其分配。

由于AD7357為14位SAR型ADC，故將BIT16EN管腳拉高，采用16 bit數(shù)據(jù)總線模式；地址總線采用直接地址模式；同時將W5300芯片的管腳TEST-MODE［3:0］接地，選擇內(nèi)部PHY模式；OP-MODE［2:0］接地，選擇全功能自動握手模式；RJ-45接頭選用集成網(wǎng)絡變壓器的13F-60。網(wǎng)絡模塊電路如圖3所示。

2.2 軟件設計

由于W5300不支持上電復位，故系統(tǒng)上電后首先通過延時產(chǎn)生5 ？滋s低電平復位信號。為使W5300鎖相環(huán)邏輯穩(wěn)定，復位信號恢復高電平后繼續(xù)等待20 ms。復位結束后系統(tǒng)對W5300進行初始化，包括主機接口設置、網(wǎng)絡信息設置和內(nèi)部TX/RX存儲器的分配［5］。

本系統(tǒng)中利用狀態(tài)機依次對MAC地址、子網(wǎng)掩碼、本機IP地址、本機端口號等8個寄存器進行配置，其余寄存器采用默認配置。初始化結束后系統(tǒng)打開端口0，并設置為服務器模式，選用TCP/IP協(xié)議傳輸，進入監(jiān)聽狀態(tài)，當檢測到上位機的握手命令時建立連接。

建立連接后，查詢W5300接收寄存器是否有來自上位機的數(shù)據(jù)。如果有，則接收數(shù)據(jù)，處理完畢后繼續(xù)查詢；如果沒有，則系統(tǒng)檢測是否有外部觸發(fā)信號或上位機命令，當檢測到時，A/D模塊開始工作，通過調(diào)整A/D模塊的工作時鐘可實現(xiàn)采樣率0.5 MS/s~4 MS/s的變化。為實現(xiàn)數(shù)據(jù)的連續(xù)傳輸，在FPGA內(nèi)部建立二級FIFO緩沖。在數(shù)據(jù)采集過程中，如果收到上位機結束命令或者網(wǎng)絡異常中斷，則W5300關閉端口，然后重新打開進行監(jiān)聽，等待下一次連接。整個程序的流程圖如圖4所示。

FPGA程序開發(fā)采用Verilog語言［6］，在集成開發(fā)環(huán)境ISE13.2下進行調(diào)試和編譯，通過JTAG接口將程序下載到FPGA器件中。程序的主要功能是完成對W5300寄存器的讀寫控制、FIFO緩沖的讀寫控制、TCP傳輸協(xié)議的實現(xiàn)以及AD7357采樣時序的生成。由于實時傳輸數(shù)據(jù)量較大，各模塊對時序要求非常嚴格，若時序不正常，則會導致數(shù)據(jù)的錯誤或丟失。以W5300的讀寄存器時序為例，必須滿足的幾個要求是：芯片使能信號CS拉低時間大于65 ns，且再次拉低間隔時間大于28 ns；讀使能信號RD拉低時間大于65 ns；讀使能信號拉高后數(shù)據(jù)保持時間tD小于7 ns。為滿足此時序要求，在該模塊中，系統(tǒng)時鐘采用50 MHz，一個時鐘周期為20 ns，利用狀態(tài)機產(chǎn)生讀時序，一個讀寄存器周期為120 ns，即6個時鐘周期。圖5［5］為讀寄存器時序要求。

2.3 整體電路實現(xiàn)

在進行電路設計時，需要將模擬供電與數(shù)字供電分開，且模擬地與數(shù)字地隔離或用磁珠相連，以降低數(shù)字電路和模擬電路之間的干擾；將網(wǎng)口模塊RXIP/RXIN、TXOP/TXON信號對按差分信號布線，長度一致且盡量靠近；信號輸入采用同軸接頭，為縮小體積，元器件全部采用縮小體積表面封裝。

3 測試結果

程序下載完畢后，首先利用ISE自帶的Chipscope軟件觀察各模塊時序是否滿足要求。調(diào)試正常后，選用安捷倫公司的波形發(fā)生器輸出50 Hz~1 MHz正弦信號和方波信號，峰峰值為1 V。通過簡易的上位機軟件控制網(wǎng)絡的連接和斷開、數(shù)據(jù)采集的開始和結束及采樣數(shù)據(jù)的存儲。隨后利用Matlab進行數(shù)據(jù)的分析處理，繪制時域波形和頻譜分析。經(jīng)過反復測試，系統(tǒng)正常工作時可實現(xiàn)兩路A/D以1.5 MS/s采樣率對50 Hz~750 kHz信號的準確采樣和穩(wěn)定傳輸。圖6為750 kHz正弦信號的局部采樣結果。

本系統(tǒng)利用W5300搭建網(wǎng)絡模塊，實現(xiàn)了A/D采樣數(shù)據(jù)的實時傳輸。若接入以太網(wǎng)，則可實現(xiàn)系統(tǒng)的遠程控制。實驗結果表明，系統(tǒng)工作穩(wěn)定。目前，本系統(tǒng)已應用于某型號測速雷達，代替了以往的PCI采集卡，降低了設備成本，提高了設備的通用性。為了進一步提高系統(tǒng)性能，可加入外掛RAM代替FPGA內(nèi)部FIFO，同時W5300采用DMA模式傳輸可進一步提高傳輸速率，最高可達80 Mb/s。在此前提下，可選用有效位數(shù)更多、采樣率更高的A/D芯片，以拓寬系統(tǒng)的適用范圍。