FPGA簡(jiǎn)單門(mén)電路怎么實(shí)現(xiàn)？

1. verilog實(shí)現(xiàn)基本門(mén)電路

verilog實(shí)現(xiàn)反相器，2輸入與門(mén)、2輸入或門(mén)、2輸入與非門(mén)、2輸入或非門(mén)、2輸入異或門(mén)、2輸入同或門(mén)；

撰寫(xiě)仿真程序，對(duì)實(shí)現(xiàn)進(jìn)行仿真測(cè)試；

將仿真后的verilog代碼進(jìn)行綜合與實(shí)現(xiàn)，并下載到basys3上驗(yàn)證；

2. verilog實(shí)現(xiàn)2選1MUX

撰寫(xiě)仿真程序，對(duì)其進(jìn)行測(cè)試；

將仿真后的verilog代碼進(jìn)行綜合與實(shí)現(xiàn)，并下載到basys3上驗(yàn)證；

led［0］ sw［0］ sw［1］實(shí)現(xiàn)2輸入與門(mén)

led［2］ sw［2］ sw［3］實(shí)現(xiàn)2輸入或門(mén)

led［4］ sw［4］ sw［5］實(shí)現(xiàn)2輸入與非門(mén)

led［6］ sw［6］ sw［7］實(shí)現(xiàn)2輸入或非門(mén)

led［8］ sw［8］ sw［9］實(shí)現(xiàn)2輸入異或門(mén)

led［10］ sw［10］ sw［11］實(shí)現(xiàn)2輸入同或門(mén)

led［12］ sw［12］實(shí)現(xiàn)反相器

led［13］ sw［13］ sw［14］ sw［15］實(shí)現(xiàn)2選1MUX

3.實(shí)現(xiàn)模塊

module fpga001（

input ［15:0］ sw，

output ［13:0］ led

）;

assign led［0］ = sw［0］ & sw［1］;

assign led［2］ = sw［2］ | sw［3］;

assign led［4］ = ~（sw［4］ & sw［5］）;

assign led［6］ = ~（sw［6］ | sw［7］）;

assign led［8］ = （sw［8］ & （~sw［9］）） | （~sw［8］ & sw［9］）;

assign led［10］ = ~（（sw［10］ & （~sw［11］）） | （~sw［10］ & sw［11］））;

assign led［12］ = ~sw［12］;

assign led［13］ = ~sw［13］ & sw［14］ | sw［13］ & sw［15］;

endmodule

4.測(cè)試模塊

module fd;

reg［15:0］ w;

wire［13:0］ l;

fpga001 f（w， l）;

initial

begin

w = 16‘b0;

#10 w = 16’b0010010101010101;

#10 w = 16‘b0101101010101010;

#10 w = 16’b0110010101010101;

#10 w = 16‘b1001101010101010;

#10 w = 16’b1010010101010101;

#10 w = 16‘b1111101010101010;

#20 $finish;

end

initial

begin

$monitor（$time， “LED = %b”， w）;

end

endmodule

5.引腳分布圖

## This file is a general .xdc for the Basys3 rev B board

## To use it in a project：

## - uncomment the lines corresponding to used pins

## - rename the used ports （in each line， after get_ports） according to the top level signal names in the project

## Clock signal

#set_property PACKAGE_PIN W5 ［get_ports clk］

#set_property IOSTANDARD LVCMOS33 ［get_ports clk］

#create_clock -add -name sys_clk_pin -period 10.00 -waveform {0 5} ［get_ports clk］

## Switches

set_property PACKAGE_PIN V17 ［get_ports {sw［0］}］

set_property IOSTANDARD LVCMOS33 ［get_ports {sw［0］}］

set_property PACKAGE_PIN V16 ［get_ports {sw［1］}］

set_property IOSTANDARD LVCMOS33 ［get_ports {sw［1］}］

set_property PACKAGE_PIN W16 ［get_ports {sw［2］}］

set_property IOSTANDARD LVCMOS33 ［get_ports {sw［2］}］

set_property PACKAGE_PIN W17 ［get_ports {sw［3］}］

set_property IOSTANDARD LVCMOS33 ［get_ports {sw［3］}］

set_property PACKAGE_PIN W15 ［get_ports {sw［4］}］

set_property IOSTANDARD LVCMOS33 ［get_ports {sw［4］}］

set_property PACKAGE_PIN V15 ［get_ports {sw［5］}］

set_property IOSTANDARD LVCMOS33 ［get_ports {sw［5］}］

set_property PACKAGE_PIN W14 ［get_ports {sw［6］}］

set_property IOSTANDARD LVCMOS33 ［get_ports {sw［6］}］

set_property PACKAGE_PIN W13 ［get_ports {sw［7］}］

set_property IOSTANDARD LVCMOS33 ［get_ports {sw［7］}］

set_property PACKAGE_PIN V2 ［get_ports {sw［8］}］

set_property IOSTANDARD LVCMOS33 ［get_ports {sw［8］}］

set_property PACKAGE_PIN T3 ［get_ports {sw［9］}］

set_property IOSTANDARD LVCMOS33 ［get_ports {sw［9］}］

set_property PACKAGE_PIN T2 ［get_ports {sw［10］}］

set_property IOSTANDARD LVCMOS33 ［get_ports {sw［10］}］

set_property PACKAGE_PIN R3 ［get_ports {sw［11］}］

set_property IOSTANDARD LVCMOS33 ［get_ports {sw［11］}］

set_property PACKAGE_PIN W2 ［get_ports {sw［12］}］

set_property IOSTANDARD LVCMOS33 ［get_ports {sw［12］}］

set_property PACKAGE_PIN U1 ［get_ports {sw［13］}］

set_property IOSTANDARD LVCMOS33 ［get_ports {sw［13］}］

set_property PACKAGE_PIN T1 ［get_ports {sw［14］}］

set_property IOSTANDARD LVCMOS33 ［get_ports {sw［14］}］

set_property PACKAGE_PIN R2 ［get_ports {sw［15］}］

set_property IOSTANDARD LVCMOS33 ［get_ports {sw［15］}］

## LEDs

set_property PACKAGE_PIN U16 ［get_ports {led［0］}］

set_property IOSTANDARD LVCMOS33 ［get_ports {led［0］}］

set_property PACKAGE_PIN E19 ［get_ports {led［1］}］

set_property IOSTANDARD LVCMOS33 ［get_ports {led［1］}］

set_property PACKAGE_PIN U19 ［get_ports {led［2］}］

set_property IOSTANDARD LVCMOS33 ［get_ports {led［2］}］

set_property PACKAGE_PIN V19 ［get_ports {led［3］}］

set_property IOSTANDARD LVCMOS33 ［get_ports {led［3］}］

set_property PACKAGE_PIN W18 ［get_ports {led［4］}］

set_property IOSTANDARD LVCMOS33 ［get_ports {led［4］}］

set_property PACKAGE_PIN U15 ［get_ports {led［5］}］

set_property IOSTANDARD LVCMOS33 ［get_ports {led［5］}］

set_property PACKAGE_PIN U14 ［get_ports {led［6］}］

set_property IOSTANDARD LVCMOS33 ［get_ports {led［6］}］

set_property PACKAGE_PIN V14 ［get_ports {led［7］}］

set_property IOSTANDARD LVCMOS33 ［get_ports {led［7］}］

set_property PACKAGE_PIN V13 ［get_ports {led［8］}］

set_property IOSTANDARD LVCMOS33 ［get_ports {led［8］}］

set_property PACKAGE_PIN V3 ［get_ports {led［9］}］

set_property IOSTANDARD LVCMOS33 ［get_ports {led［9］}］

set_property PACKAGE_PIN W3 ［get_ports {led［10］}］

set_property IOSTANDARD LVCMOS33 ［get_ports {led［10］}］

set_property PACKAGE_PIN U3 ［get_ports {led［11］}］

set_property IOSTANDARD LVCMOS33 ［get_ports {led［11］}］

set_property PACKAGE_PIN P3 ［get_ports {led［12］}］

set_property IOSTANDARD LVCMOS33 ［get_ports {led［12］}］

set_property PACKAGE_PIN N3 ［get_ports {led［13］}］

set_property IOSTANDARD LVCMOS33 ［get_ports {led［13］}］

set_property PACKAGE_PIN P1 ［get_ports {led［14］}］

set_property IOSTANDARD LVCMOS33 ［get_ports {led［14］}］

set_property PACKAGE_PIN L1 ［get_ports {led［15］}］

set_property IOSTANDARD LVCMOS33 ［get_ports {led［15］}］

##7 segment display

#set_property PACKAGE_PIN W7 ［get_ports {seg［0］}］

#set_property IOSTANDARD LVCMOS33 ［get_ports {seg［0］}］

#set_property PACKAGE_PIN W6 ［get_ports {seg［1］}］

#set_property IOSTANDARD LVCMOS33 ［get_ports {seg［1］}］

#set_property PACKAGE_PIN U8 ［get_ports {seg［2］}］

#set_property IOSTANDARD LVCMOS33 ［get_ports {seg［2］}］

#set_property PACKAGE_PIN V8 ［get_ports {seg［3］}］

#set_property IOSTANDARD LVCMOS33 ［get_ports {seg［3］}］

#set_property PACKAGE_PIN U5 ［get_ports {seg［4］}］

#set_property IOSTANDARD LVCMOS33 ［get_ports {seg［4］}］

#set_property PACKAGE_PIN V5 ［get_ports {seg［5］}］

#set_property IOSTANDARD LVCMOS33 ［get_ports {seg［5］}］

#set_property PACKAGE_PIN U7 ［get_ports {seg［6］}］

#set_property IOSTANDARD LVCMOS33 ［get_ports {seg［6］}］

#set_property PACKAGE_PIN V7 ［get_ports dp］

#set_property IOSTANDARD LVCMOS33 ［get_ports dp］

#set_property PACKAGE_PIN U2 ［get_ports {an［0］}］

#set_property IOSTANDARD LVCMOS33 ［get_ports {an［0］}］

#set_property PACKAGE_PIN U4 ［get_ports {an［1］}］

#set_property IOSTANDARD LVCMOS33 ［get_ports {an［1］}］

#set_property PACKAGE_PIN V4 ［get_ports {an［2］}］

#set_property IOSTANDARD LVCMOS33 ［get_ports {an［2］}］

#set_property PACKAGE_PIN W4 ［get_ports {an［3］}］

#set_property IOSTANDARD LVCMOS33 ［get_ports {an［3］}］

##Buttons

#set_property PACKAGE_PIN U18 ［get_ports btnC］

#set_property IOSTANDARD LVCMOS33 ［get_ports btnC］

#set_property PACKAGE_PIN T18 ［get_ports btnU］

#set_property IOSTANDARD LVCMOS33 ［get_ports btnU］

#set_property PACKAGE_PIN W19 ［get_ports btnL］

#set_property IOSTANDARD LVCMOS33 ［get_ports btnL］

#set_property PACKAGE_PIN T17 ［get_ports btnR］

#set_property IOSTANDARD LVCMOS33 ［get_ports btnR］

#set_property PACKAGE_PIN U17 ［get_ports btnD］

#set_property IOSTANDARD LVCMOS33 ［get_ports btnD］

##Pmod Header JA

##Sch name = JA1

#set_property PACKAGE_PIN J1 ［get_ports {JA［0］}］

#set_property IOSTANDARD LVCMOS33 ［get_ports {JA［0］}］

##Sch name = JA2

#set_property PACKAGE_PIN L2 ［get_ports {JA［1］}］

#set_property IOSTANDARD LVCMOS33 ［get_ports {JA［1］}］

##Sch name = JA3

#set_property PACKAGE_PIN J2 ［get_ports {JA［2］}］

#set_property IOSTANDARD LVCMOS33 ［get_ports {JA［2］}］

##Sch name = JA4

#set_property PACKAGE_PIN G2 ［get_ports {JA［3］}］

#set_property IOSTANDARD LVCMOS33 ［get_ports {JA［3］}］

##Sch name = JA7

#set_property PACKAGE_PIN H1 ［get_ports {JA［4］}］

#set_property IOSTANDARD LVCMOS33 ［get_ports {JA［4］}］

##Sch name = JA8

#set_property PACKAGE_PIN K2 ［get_ports {JA［5］}］

#set_property IOSTANDARD LVCMOS33 ［get_ports {JA［5］}］

##Sch name = JA9

#set_property PACKAGE_PIN H2 ［get_ports {JA［6］}］

#set_property IOSTANDARD LVCMOS33 ［get_ports {JA［6］}］

##Sch name = JA10

#set_property PACKAGE_PIN G3 ［get_ports {JA［7］}］

#set_property IOSTANDARD LVCMOS33 ［get_ports {JA［7］}］

##Pmod Header JB

##Sch name = JB1

#set_property PACKAGE_PIN A14 ［get_ports {JB［0］}］

#set_property IOSTANDARD LVCMOS33 ［get_ports {JB［0］}］

##Sch name = JB2

#set_property PACKAGE_PIN A16 ［get_ports {JB［1］}］

#set_property IOSTANDARD LVCMOS33 ［get_ports {JB［1］}］

##Sch name = JB3

#set_property PACKAGE_PIN B15 ［get_ports {JB［2］}］

#set_property IOSTANDARD LVCMOS33 ［get_ports {JB［2］}］

##Sch name = JB4

#set_property PACKAGE_PIN B16 ［get_ports {JB［3］}］

#set_property IOSTANDARD LVCMOS33 ［get_ports {JB［3］}］

##Sch name = JB7

#set_property PACKAGE_PIN A15 ［get_ports {JB［4］}］

#set_property IOSTANDARD LVCMOS33 ［get_ports {JB［4］}］

##Sch name = JB8

#set_property PACKAGE_PIN A17 ［get_ports {JB［5］}］

#set_property IOSTANDARD LVCMOS33 ［get_ports {JB［5］}］

##Sch name = JB9

#set_property PACKAGE_PIN C15 ［get_ports {JB［6］}］

#set_property IOSTANDARD LVCMOS33 ［get_ports {JB［6］}］

##Sch name = JB10

#set_property PACKAGE_PIN C16 ［get_ports {JB［7］}］

#set_property IOSTANDARD LVCMOS33 ［get_ports {JB［7］}］

##Pmod Header JC

##Sch name = JC1

#set_property PACKAGE_PIN K17 ［get_ports {JC［0］}］

#set_property IOSTANDARD LVCMOS33 ［get_ports {JC［0］}］

##Sch name = JC2

#set_property PACKAGE_PIN M18 ［get_ports {JC［1］}］

#set_property IOSTANDARD LVCMOS33 ［get_ports {JC［1］}］

##Sch name = JC3

#set_property PACKAGE_PIN N17 ［get_ports {JC［2］}］

#set_property IOSTANDARD LVCMOS33 ［get_ports {JC［2］}］

##Sch name = JC4

#set_property PACKAGE_PIN P18 ［get_ports {JC［3］}］

#set_property IOSTANDARD LVCMOS33 ［get_ports {JC［3］}］

##Sch name = JC7

#set_property PACKAGE_PIN L17 ［get_ports {JC［4］}］

#set_property IOSTANDARD LVCMOS33 ［get_ports {JC［4］}］

##Sch name = JC8

#set_property PACKAGE_PIN M19 ［get_ports {JC［5］}］

#set_property IOSTANDARD LVCMOS33 ［get_ports {JC［5］}］

##Sch name = JC9

#set_property PACKAGE_PIN P17 ［get_ports {JC［6］}］

#set_property IOSTANDARD LVCMOS33 ［get_ports {JC［6］}］

##Sch name = JC10

#set_property PACKAGE_PIN R18 ［get_ports {JC［7］}］

#set_property IOSTANDARD LVCMOS33 ［get_ports {JC［7］}］

##Pmod Header JXADC

##Sch name = XA1_P

#set_property PACKAGE_PIN J3 ［get_ports {JXADC［0］}］

#set_property IOSTANDARD LVCMOS33 ［get_ports {JXADC［0］}］

##Sch name = XA2_P

#set_property PACKAGE_PIN L3 ［get_ports {JXADC［1］}］

#set_property IOSTANDARD LVCMOS33 ［get_ports {JXADC［1］}］

##Sch name = XA3_P

#set_property PACKAGE_PIN M2 ［get_ports {JXADC［2］}］

#set_property IOSTANDARD LVCMOS33 ［get_ports {JXADC［2］}］

##Sch name = XA4_P

#set_property PACKAGE_PIN N2 ［get_ports {JXADC［3］}］

#set_property IOSTANDARD LVCMOS33 ［get_ports {JXADC［3］}］

##Sch name = XA1_N

#set_property PACKAGE_PIN K3 ［get_ports {JXADC［4］}］

#set_property IOSTANDARD LVCMOS33 ［get_ports {JXADC［4］}］

##Sch name = XA2_N

#set_property PACKAGE_PIN M3 ［get_ports {JXADC［5］}］

#set_property IOSTANDARD LVCMOS33 ［get_ports {JXADC［5］}］

##Sch name = XA3_N

#set_property PACKAGE_PIN M1 ［get_ports {JXADC［6］}］

#set_property IOSTANDARD LVCMOS33 ［get_ports {JXADC［6］}］

##Sch name = XA4_N

#set_property PACKAGE_PIN N1 ［get_ports {JXADC［7］}］

#set_property IOSTANDARD LVCMOS33 ［get_ports {JXADC［7］}］

##VGA Connector

#set_property PACKAGE_PIN G19 ［get_ports {vgaRed［0］}］

#set_property IOSTANDARD LVCMOS33 ［get_ports {vgaRed［0］}］

#set_property PACKAGE_PIN H19 ［get_ports {vgaRed［1］}］

#set_property IOSTANDARD LVCMOS33 ［get_ports {vgaRed［1］}］

#set_property PACKAGE_PIN J19 ［get_ports {vgaRed［2］}］

#set_property IOSTANDARD LVCMOS33 ［get_ports {vgaRed［2］}］

#set_property PACKAGE_PIN N19 ［get_ports {vgaRed［3］}］

#set_property IOSTANDARD LVCMOS33 ［get_ports {vgaRed［3］}］

#set_property PACKAGE_PIN N18 ［get_ports {vgaBlue［0］}］

#set_property IOSTANDARD LVCMOS33 ［get_ports {vgaBlue［0］}］

#set_property PACKAGE_PIN L18 ［get_ports {vgaBlue［1］}］

#set_property IOSTANDARD LVCMOS33 ［get_ports {vgaBlue［1］}］

#set_property PACKAGE_PIN K18 ［get_ports {vgaBlue［2］}］

#set_property IOSTANDARD LVCMOS33 ［get_ports {vgaBlue［2］}］

#set_property PACKAGE_PIN J18 ［get_ports {vgaBlue［3］}］

#set_property IOSTANDARD LVCMOS33 ［get_ports {vgaBlue［3］}］

#set_property PACKAGE_PIN J17 ［get_ports {vgaGreen［0］}］

#set_property IOSTANDARD LVCMOS33 ［get_ports {vgaGreen［0］}］

#set_property PACKAGE_PIN H17 ［get_ports {vgaGreen［1］}］

#set_property IOSTANDARD LVCMOS33 ［get_ports {vgaGreen［1］}］

#set_property PACKAGE_PIN G17 ［get_ports {vgaGreen［2］}］

#set_property IOSTANDARD LVCMOS33 ［get_ports {vgaGreen［2］}］

#set_property PACKAGE_PIN D17 ［get_ports {vgaGreen［3］}］

#set_property IOSTANDARD LVCMOS33 ［get_ports {vgaGreen［3］}］

#set_property PACKAGE_PIN P19 ［get_ports Hsync］

#set_property IOSTANDARD LVCMOS33 ［get_ports Hsync］

#set_property PACKAGE_PIN R19 ［get_ports Vsync］

#set_property IOSTANDARD LVCMOS33 ［get_ports Vsync］

##USB-RS232 Interface

#set_property PACKAGE_PIN B18 ［get_ports RsRx］

#set_property IOSTANDARD LVCMOS33 ［get_ports RsRx］

#set_property PACKAGE_PIN A18 ［get_ports RsTx］

#set_property IOSTANDARD LVCMOS33 ［get_ports RsTx］

##USB HID （PS/2）

#set_property PACKAGE_PIN C17 ［get_ports PS2Clk］

#set_property IOSTANDARD LVCMOS33 ［get_ports PS2Clk］

#set_property PULLUP true ［get_ports PS2Clk］

#set_property PACKAGE_PIN B17 ［get_ports PS2Data］

#set_property IOSTANDARD LVCMOS33 ［get_ports PS2Data］

#set_property PULLUP true ［get_ports PS2Data］

##Quad SPI Flash

##Note that CCLK_0 cannot be placed in 7 series devices. You can access it using the

##STARTUPE2 primitive.

#set_property PACKAGE_PIN D18 ［get_ports {QspiDB［0］}］

#set_property IOSTANDARD LVCMOS33 ［get_ports {QspiDB［0］}］

#set_property PACKAGE_PIN D19 ［get_ports {QspiDB［1］}］

#set_property IOSTANDARD LVCMOS33 ［get_ports {QspiDB［1］}］

#set_property PACKAGE_PIN G18 ［get_ports {QspiDB［2］}］

#set_property IOSTANDARD LVCMOS33 ［get_ports {QspiDB［2］}］

#set_property PACKAGE_PIN F18 ［get_ports {QspiDB［3］}］

#set_property IOSTANDARD LVCMOS33 ［get_ports {QspiDB［3］}］

#set_property PACKAGE_PIN K19 ［get_ports QspiCSn］

#set_property IOSTANDARD LVCMOS33 ［get_ports QspiCSn］

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FPGA(591969) FPGA(591969)
可編程邏輯(43871) 可編程邏輯(43871)

評(píng)論

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2021-07-30 06:39:06

門(mén)電路

門(mén)電路二、門(mén)  電  路181．與邏輯及其作用是什么?答：與的功能是指只有決定一件事情的條件全部具備之后，這件事情才會(huì)發(fā)生。如有一個(gè)電池G通過(guò)串聯(lián)的開(kāi)關(guān)A及B向一

2009-10-20 09:49:27

門(mén)電路是什么？是門(mén)里的電路嗎？

　　“門(mén)”電路是什么？是門(mén)里的電路嗎？　　并不是哦，門(mén)電路是一種邏輯關(guān)系電路，用來(lái)實(shí)現(xiàn)基本的邏輯運(yùn)算和符合邏輯元素的單元電路。所以像平時(shí)聽(tīng)見(jiàn)的與門(mén)，或門(mén)，非門(mén)，與非門(mén)，異或門(mén)都是門(mén)電路?！　。▓D

2023-04-13 17:44:29

門(mén)電路概述

！(一)門(mén)電路概述(1)開(kāi)關(guān)電路初探(一)門(mén)電路概述(1)開(kāi)關(guān)電路初探在電子電路中，用高低電平分別表示二值邏輯的 1 和 0兩種邏輯狀態(tài)。獲取高低輸出電平的基本原理可以用圖3.1.1中的兩個(gè)電路說(shuō)明。...

2022-01-13 07:35:30

NMOS邏輯門(mén)電路工作原理

大規(guī)模集成電路。此外，由于NMOS集成電路的結(jié)構(gòu)簡(jiǎn)單，易于使用CAD技術(shù)進(jìn)行設(shè)計(jì)。與CMOS電路類似,NMOS電路中不使用難于制造的電阻。NMOS反相器是整個(gè)NMO邏輯門(mén)電路的基本構(gòu)件，它的工作管常用增強(qiáng)型

2009-04-07 00:18:19

TTL門(mén)電路的邏輯擴(kuò)展

內(nèi)容：1TTL擴(kuò)展門(mén)電路——用TTL與非門(mén)構(gòu)成的其它門(mén)電路1.1非門(mén) 1.2TTL與非門(mén)擴(kuò)展的與門(mén) 1.3TTL與非門(mén)擴(kuò)展的與或非門(mén)和或非門(mén) 1.4TTL與非門(mén)擴(kuò)展的或門(mén) 1.5TTL擴(kuò)展異或門(mén)

2018-08-24 16:30:23

Windows 10和ISE 14.7將其傳達(dá)給PLDT-3怎么實(shí)現(xiàn)

獲得編程成功的響應(yīng)。但是董事會(huì)對(duì)任何節(jié)目都沒(méi)有反應(yīng)。我有6塊新板，所有板都一樣，我甚至嘗試過(guò)一個(gè)簡(jiǎn)單的單門(mén)電路，什么都沒(méi)有。電路沒(méi)有錯(cuò)誤。我錯(cuò)過(guò)了什么？

2020-05-21 08:06:06

與門(mén)電路、或門(mén)電路、非門(mén)電路及實(shí)例

門(mén)電路是數(shù)字電路中最基本的邏輯單元。它可以使輸出信號(hào)與輸入信號(hào)之間產(chǎn)生一定的邏輯關(guān)系。在數(shù)字電路中，信號(hào)大都是用電位（電平）高低兩種狀態(tài)表示，利用門(mén)電路的邏輯關(guān)系可以實(shí)現(xiàn)對(duì)信號(hào)的轉(zhuǎn)換。最基本的門(mén)電路

2021-07-05 06:10:52

與門(mén)電路圖

這個(gè)因該是與門(mén)電路圖吧 E12 = 12V E5 =5V E3 = 3V但為什么不能實(shí)現(xiàn)與門(mén)邏輯,不管輸入的電壓是 E12, 還是 E3最多只能用 E3 實(shí)現(xiàn)或門(mén)邏輯,鉗制電壓到3V+書(shū)上都只有簡(jiǎn)化圖,沒(méi)有原始圖望知道的解釋下,先謝謝了

2011-07-12 18:25:55

什么是FPGA？FPGA功能實(shí)現(xiàn)

器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物，是作為專用集成電路（ ASIC）領(lǐng)域中的一種半定制電路而出現(xiàn)的，既解決了定制電路的不足，又克服了原有可編程器件門(mén)電路數(shù)有限的缺點(diǎn)。簡(jiǎn)而言之， FPGA 就是一個(gè)可以

2022-01-25 06:45:52

什么是門(mén)電路？門(mén)電路分為哪幾種

什么是門(mén)電路？門(mén)電路分為哪幾種？與門(mén)電路是是什么？與門(mén)電路的基本結(jié)構(gòu)和邏輯符號(hào)是有哪些部分構(gòu)成的？或門(mén)電路是是什么？或門(mén)電路的基本結(jié)構(gòu)和邏輯符號(hào)是有哪些部分構(gòu)成的？非門(mén)電路是是什么？非門(mén)電路的基本結(jié)構(gòu)和邏輯符號(hào)是有哪些部分構(gòu)成的？

2021-08-09 07:22:07

基本邏輯門(mén)電路原理

本帖最后由 gk320830 于 2015-3-9 14:03 編輯基本邏輯門(mén)電路　　基本邏輯運(yùn)算有與、或、非運(yùn)算，對(duì)應(yīng)的基本邏輯門(mén)有與、或、非門(mén)。本節(jié)介紹簡(jiǎn)單的二極管門(mén)電路和BJT反相器

2009-04-06 23:59:45

如何創(chuàng)建orcad邏輯門(mén)電路封裝庫(kù)？

　　邏輯門(mén)電路是以簡(jiǎn)單的分立元器件組成而成，這里我們以一個(gè)簡(jiǎn)單的邏輯與非門(mén)電路74HC01為例講解下創(chuàng)建方法，74HC01的邏輯電路圖如圖2-16所示，是由4個(gè)一樣的邏輯與非門(mén)電路組合而成

2020-09-07 17:40:36

如何去組建一種邏輯門(mén)電路

2021-07-29 08:11:24

怎樣去設(shè)計(jì)一個(gè)基于單片機(jī)的簡(jiǎn)單門(mén)鈴控制系統(tǒng)

一、目標(biāo)假設(shè)單片機(jī)的晶振頻率為12MHz，設(shè)計(jì)1個(gè)簡(jiǎn)單門(mén)鈴控制系統(tǒng)。要求按下按鍵K1時(shí)，蜂鳴器發(fā)出“叮咚”的聲音。二、布線三、實(shí)現(xiàn)四、結(jié)語(yǔ)

2022-02-25 07:48:06

怎樣去通過(guò)門(mén)電路去實(shí)現(xiàn)一種運(yùn)算器設(shè)計(jì)呢

運(yùn)算器的工作原理是什么？怎樣去通過(guò)門(mén)電路去實(shí)現(xiàn)一種運(yùn)算器設(shè)計(jì)呢？

2021-10-20 07:14:31

淺析門(mén)電路與拉電流和灌電流

門(mén)電路的三態(tài)包括哪些？門(mén)電路OC、OD和OE開(kāi)路輸出概念是什么？拉電流和灌電流分別是什么意思？

2021-10-08 07:53:24

請(qǐng)教大神，線性門(mén)電路怎么實(shí)現(xiàn)呀，急

左下這個(gè)所謂的線性門(mén)電路怎么實(shí)現(xiàn)的，求教[qq]594787411[/qq]

2016-07-25 15:34:36

談?wù)劧O管與門(mén)電路的原理是什么？

二極管與門(mén)電路的原理是什么？二極管或門(mén)電路的原理是什么？三極管非門(mén)電路的原理是什么？

2021-07-11 07:09:56

邏輯門(mén)電路電子教案

邏輯門(mén)電路電子教案　　邏輯門(mén)電路：用以實(shí)現(xiàn)基本和常用邏輯運(yùn)算的電子電路。簡(jiǎn)稱門(mén)電路?！　』竞统Ｓ?b class="flag-6" style="color: red">門(mén)電路有與門(mén)、或門(mén)、非門(mén)（反相器）、與非門(mén)、或非門(mén)、與或非門(mén)和異或門(mén)等?！　∵壿?和1：電子電路

2009-09-16 16:10:39

集成門(mén)電路

集成門(mén)電路

2017-05-07 11:46:45

集成門(mén)電路.pdf

`集成門(mén)電路.pdf[hide][/hide]`

2017-08-05 19:57:54

音頻聲控門(mén)電路

音頻聲控門(mén)電路

2008-11-24 12:32:53

邏輯門(mén)電路ppt

學(xué)習(xí)要求：1.掌握半導(dǎo)體二極管和三極管的開(kāi)關(guān)特性2.認(rèn)識(shí)二極管、三極管構(gòu)成的分立元件門(mén)電路并能掌握其邏輯功能。3.理解TTL門(mén)電路的電路結(jié)構(gòu)特點(diǎn)并掌握電氣特性和

2008-07-16 13:09:01

門(mén)電路和組合邏輯電路

門(mén)電路和組合邏輯電路20.1 脈沖信號(hào)20.2 基本門(mén)電路及其組合20.3 TTL門(mén)電路20.4 CMOS門(mén)電路20.5 邏輯代數(shù)20.6 組

2008-12-04 16:18:04

通用陣列邏輯GAL實(shí)現(xiàn)基本門(mén)電路的設(shè)計(jì)

通用陣列邏輯GAL實(shí)現(xiàn)基本門(mén)電路的設(shè)計(jì)一、實(shí)驗(yàn)?zāi)康?.了解GAL22V10的結(jié)構(gòu)及其應(yīng)用；2.掌握GAL器件的設(shè)計(jì)原則和一般格式；3.學(xué)會(huì)使用VHDL語(yǔ)言進(jìn)行可編程邏輯器件的邏輯設(shè)

2009-06-28 00:12:19

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什么是門(mén)電路門(mén)電路是什么意思

什么是門(mén)電路 門(mén)電路是什么意思常用的門(mén)電路有與門(mén)、非門(mén)、與非門(mén)。門(mén)”顧名思義起開(kāi)關(guān)作用。任何“門(mén)”的開(kāi)放都是有條件的。例如．一名學(xué)生去買(mǎi)書(shū)包

2010-02-06 11:10:03

十值TTL門(mén)電路的研究

摘要：在升紹十值TTL"非"門(mén)和"與"門(mén)電路結(jié)構(gòu)及其工作原理的基礎(chǔ)上，推出了一個(gè)十值TTL“與非”門(mén)電路。關(guān)鍵詞：TTL電路；多值邏輯；十值“非”門(mén)；十值“與”門(mén)；十值“與非

2010-05-07 09:04:10

邏輯門(mén)電路第2章

邏輯門(mén)電路 第2章邏輯門(mén)電路是指能完成一些基本邏輯功能的電子電路，簡(jiǎn)稱門(mén)電路，它是構(gòu)成數(shù)字電路的基本單元電路。從生產(chǎn)工藝上看，可分為分立元件門(mén)

2010-05-12 15:45:39

TTL門(mén)電路基礎(chǔ)

由于 TTL門(mén)電路采用雙極型二極管和三極管組成，所以，在介紹TTL門(mén)電路之前，先簡(jiǎn)單介紹二極管和三極管的開(kāi)關(guān)特性。

2010-08-09 14:43:11

能傳遞信號(hào)的簡(jiǎn)單門(mén)鈴電路圖

能傳遞信號(hào)的簡(jiǎn)單門(mén)鈴電路圖

2007-11-17 09:08:35

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音頻聲控門(mén)電路圖

音頻聲控門(mén)電路

2008-05-15 09:46:02

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第六講邏輯門(mén)電路

第六講邏輯門(mén)電路 第3章邏輯門(mén)電路3. 1 概述3. 2 分立元件門(mén)電路3. 2. 1 二極管的開(kāi)關(guān)特性一、靜態(tài)開(kāi)關(guān)特性及開(kāi)關(guān)等效電

2009-03-30 16:04:28

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或門(mén)電路圖1

或門(mén)電路圖1

2009-04-02 09:21:19

2526

與門(mén)電路圖1

與門(mén)電路圖1

2009-04-02 09:22:27

1813

非門(mén)電路圖

非門(mén)電路圖

2009-04-05 09:41:07

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與非門(mén)電路原理

與非門(mén)電路原理 (1)電路結(jié)構(gòu)及工作原理 TTL與非門(mén)是TTL邏輯門(mén)的基本形式，典型的TTL與非門(mén)電路結(jié)構(gòu)如圖8-16所示。該電路由

2009-04-06 23:14:15

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TTL門(mén)電路

TTL門(mén)電路　一、 TTL與非門(mén)電路 (1)電路結(jié)構(gòu)及工作原理 TTL與非門(mén)是TTL邏輯門(mén)的基本形式，典型的TTL與非門(mén)電路結(jié)構(gòu)如圖8-16所示。該電

2009-04-06 23:15:49

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基本門(mén)電路及其組合

基本門(mén)電路及其組合 門(mén)電路是實(shí)現(xiàn)各種邏輯關(guān)系的基本電路，是組成數(shù)字電路的最基本單元。從邏輯功能上看，有與門(mén)、或門(mén)和非門(mén)，還有由它們復(fù)合而

2009-04-06 23:19:52

10284

CMOS邏輯門(mén)電路

CMOS邏輯門(mén)電路 　　CMOS邏輯門(mén)電路是在TTL電路問(wèn)世之后，所開(kāi)發(fā)出的第二種廣泛應(yīng)用的數(shù)字集成器件，從發(fā)展趨勢(shì)來(lái)看，由于制造工藝的改進(jìn)，CMOS電路的性能有可能超越TTL而

2009-04-06 23:25:27

21067

異或門(mén)電路圖

異或門(mén)電路 　　上圖為CMOS異或門(mén)電路。它由一級(jí)或非門(mén)和一級(jí)與或非門(mén)組成?；蚍情T(mén)的輸出

2009-04-06 23:29:22

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BiCMOS門(mén)電路

BiCMOS門(mén)電路　　根據(jù)前述的CMOS門(mén)電路的結(jié)構(gòu)和工作原理，同樣可以用BiCMOS技術(shù)實(shí)現(xiàn)或非門(mén)和與非門(mén)。如果要實(shí)現(xiàn)或非邏輯關(guān)系，輸入信號(hào)用來(lái)驅(qū)動(dòng)并聯(lián)的N溝道MOSFET，而P溝道MO

2009-04-06 23:31:33

1917

基本邏輯門(mén)電路

基本邏輯門(mén)電路 　　基本邏輯運(yùn)算有與、或、非運(yùn)算，對(duì)應(yīng)的基本邏輯門(mén)有與、或、非門(mén)。本節(jié)介紹簡(jiǎn)單的二極管門(mén)電路和BJT反相器（非門(mén)）,作為邏輯門(mén)電路的基礎(chǔ)?！　?/div>

2009-04-06 23:59:12

18284

TTL邏輯門(mén)電路

TTL邏輯門(mén)電路 　　以雙極型半導(dǎo)體管為基本元件，集成在一塊硅片上，并具有一定的邏輯功能的電路稱為雙極型邏輯集成電路，簡(jiǎn)稱TTL邏輯門(mén)電路?！　∠旅媸紫扔懻?/div>

2009-04-07 00:00:18

16936

NMOS邏輯門(mén)電路

NMOS邏輯門(mén)電路 　　NMOS邏輯門(mén)電路是全部由Ｎ溝道MOSFET構(gòu)成。由于這種器件具有較小的幾何尺寸，適合于制造大規(guī)模集成電路。此外，由于NMOS集成電路的結(jié)構(gòu)簡(jiǎn)單，易于使用CA

2009-04-07 00:17:27

7453

門(mén)電路帶負(fù)載時(shí)的接口電路

門(mén)電路帶負(fù)載時(shí)的接口電路 1.用門(mén)電路直接驅(qū)動(dòng)顯示器件　　在數(shù)字電路中，往往需要用發(fā)光二極管來(lái)顯示信息的傳輸，如簡(jiǎn)單的邏輯器件的狀態(tài)，七段數(shù)碼顯

2009-04-07 00:19:15

1408

邏輯門(mén)電路符號(hào)圖

邏輯門(mén)電路符號(hào)

2009-04-07 08:19:16

10597

與門(mén)電路符號(hào)圖

與門(mén)電路符號(hào)圖

2009-04-07 08:22:05

22666

簡(jiǎn)單的字門(mén)電路

簡(jiǎn)單的字門(mén)電路

2009-04-13 10:50:23

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光控晶閘管或門(mén)電路圖

光控晶閘管或門(mén)電路圖

2009-06-04 14:09:59

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門(mén)鈴電路,簡(jiǎn)單門(mén)鈴電路

門(mén)鈴電路,簡(jiǎn)單門(mén)鈴電路叮咚門(mén)鈴下圖是一種能發(fā)出“叮、咚”聲的門(mén)鈴的電原理圖。它是利用一塊時(shí)基電路集成塊和外圍元件組成

2009-06-07 18:44:26

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變?nèi)莨?b class="flag-6" style="color: red">門(mén)電路圖

2009-07-03 11:36:51

1088

TTL與或非門(mén)電路

TTL與或非門(mén)電路

2009-07-15 18:57:29

3907

TTL異或門(mén)電路

TTL異或門(mén)電路

2009-07-15 18:58:35

4697

或邏輯及或門(mén)電路

或邏輯及或門(mén)電路 或門(mén)電路又稱邏輯加： 0+0＝0，0+1＝1，1+0＝1，1+1＝1

2009-09-24 10:18:53

4271

復(fù)合門(mén)電路

復(fù)合門(mén)電路? 常用的復(fù)合門(mén)電路有與非門(mén)、或非門(mén)、異或門(mén)、同或門(mén)和與或非門(mén)等。 ? 復(fù)合門(mén)電

2009-09-24 10:22:33

2494

二極管或門(mén)電路圖

二極管或門(mén)電路

2010-03-29 15:59:42

4765

非門(mén)電路原理圖

非門(mén)電路原理圖

2010-03-29 16:04:06

23507

與-與-與-非門(mén)電路圖

與-與-與-非門(mén)電路圖

2010-03-29 18:06:09

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ECL或非門(mén)組成振蕩器電路圖（一）

圖中所示是用ECL或非門(mén)組成的振蕩器（一）。用ECL單門(mén)電路或雙門(mén)電路和RC定時(shí)網(wǎng)絡(luò)，可以方便地組成

2010-09-14 00:11:33

1501

數(shù)字電路基礎(chǔ)之TTL門(mén)電路原理

由于 TTL門(mén)電路采用雙極型二極管和三極管組成，所以，在介紹TTL門(mén)電路之前，先簡(jiǎn)單介紹二極管和三極管的開(kāi)關(guān)特性。 1．二極管的開(kāi)關(guān)特性二極管由一個(gè)PN 結(jié)構(gòu)成，其最主要的特性是

2011-05-03 15:44:06

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OC門(mén)電路及TSL門(mén)電路研究

實(shí)驗(yàn)三集電極開(kāi)路門(mén)電路及三態(tài)門(mén)電路的研究一、實(shí)驗(yàn)?zāi)康?1、熟悉集電極開(kāi)路OC門(mén)及三態(tài)TS門(mén)的邏輯功能和使用方法 2、掌握三態(tài)門(mén)構(gòu)成總線的特點(diǎn)及方法 3、掌握集電極負(fù)載電阻RL對(duì)

2012-07-16 23:03:30

門(mén)電路74AC163資料

門(mén)電路74163資料。門(mén)電路74163資料。門(mén)電路74163資料

2015-12-25 09:38:13

電子系統(tǒng)設(shè)計(jì)實(shí)驗(yàn)指導(dǎo)書(shū)（FPGA基礎(chǔ)篇_Vivado版）.PDF

HDL 語(yǔ)言的編程開(kāi)發(fā)流程，包括源程序的輸入、編譯、模擬仿真及程序下載。二、實(shí)驗(yàn)內(nèi)容 1. 簡(jiǎn)單門(mén)電路的實(shí)現(xiàn)； 2. 三態(tài)門(mén)電路。三、實(shí)驗(yàn)要求 1. 在 Vivado 2014.2 環(huán)境下完成對(duì)電路工作

2016-07-25 10:45:35

集成門(mén)電路

cmos門(mén)電路

2016-12-17 16:33:39

邏輯門(mén)電路講義

邏輯門(mén)電路講義

2017-02-07 14:58:18

oc門(mén)電路工作原理分析

與非門(mén)的輸出端接在同一格導(dǎo)線上，將這些與非門(mén)上的數(shù)據(jù)（狀態(tài)）用同一條導(dǎo)線輸送出去。因此，需要一種新的與非門(mén)電路來(lái)實(shí)現(xiàn)線與邏輯，這各門(mén)電中就是集電極開(kāi)路與非門(mén)電路，簡(jiǎn)稱OC門(mén)（open collector）。OC門(mén)電路及邏輯符號(hào)見(jiàn)圖

2017-11-09 15:55:15

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oc門(mén)電路圖分析詳解

為滿足實(shí)際應(yīng)用中實(shí)現(xiàn)線與的要求，專門(mén)生產(chǎn)了一種可以進(jìn)行線與的門(mén)電路一一集電極開(kāi)路門(mén)電路，簡(jiǎn)稱OC門(mén)。OC與非門(mén)電路如圖2所示。與普通TTL與非門(mén)電路相比，去掉了圖2 所示TTL與非門(mén)電路的、中的三極管T4和二極管D，使輸出端三極管T3的集電極開(kāi)路，故稱為集電極開(kāi)路門(mén)電路。

2017-11-09 16:21:24

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門(mén)電路作用是什么_門(mén)電路有幾種電路

本文開(kāi)始對(duì)門(mén)電路的定義和門(mén)電路的性質(zhì)進(jìn)行了介紹，其次介紹了門(mén)電路的結(jié)構(gòu)類型，最后闡述了門(mén)電路的作用及分析了門(mén)電路有幾種電路及原理。

2018-03-01 11:20:47

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門(mén)電路詳細(xì)解說(shuō)與用途介紹

本文開(kāi)始介紹了集成電路的原理和門(mén)電路結(jié)構(gòu)類型，其次介紹了邏輯門(mén)電路原理圖，最后介紹了門(mén)電路的用途與作用。

2018-03-01 13:36:33

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開(kāi)路檢測(cè)電路中的門(mén)電路

用以實(shí)現(xiàn)基本邏輯運(yùn)算和復(fù)合邏輯運(yùn)算的單元電路稱為門(mén)電路。常用的門(mén)電路在邏輯功能上有與門(mén)、或門(mén)、非門(mén)、與非門(mén)、或非門(mén)、與或非門(mén)、異或門(mén)等幾種。

2019-04-17 15:41:54

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基本邏輯門(mén)電路的含義與作用分析

2019-08-15 15:42:44

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如何用二極管搭建與門(mén)電路

用二極管搭的簡(jiǎn)單與門(mén)電路見(jiàn)下面的電路：這種電路用于簡(jiǎn)單的邏輯判斷是沒(méi)有問(wèn)題的，優(yōu)點(diǎn)是電路結(jié)構(gòu)簡(jiǎn)單；但是缺點(diǎn)也是比較明顯的，那就是帶載能力比較弱。

2020-08-22 11:16:19

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邏輯門(mén)電路的學(xué)習(xí)課件免費(fèi)下載

邏輯門(mén)電路：用以實(shí)現(xiàn)基本和常用邏輯運(yùn)算的電子電路。簡(jiǎn)稱門(mén)電路。

2020-10-20 14:41:00

邏輯門(mén)電路的合集梳理PDF文件

有時(shí)候我們搭電路時(shí)只需要實(shí)現(xiàn)一個(gè)簡(jiǎn)單的邏輯，但用一個(gè) 4 門(mén)的集成電路來(lái)設(shè)計(jì)未免過(guò)于昂貴與占面積，而且 IC 里沒(méi)用到的門(mén)電路又必須拉高或拉低，相當(dāng)煩瑣。鑒于簡(jiǎn)化電路的需要我整理了一套用三極管

2020-11-25 15:56:00

如何使用三極管二極管和電阻實(shí)現(xiàn)邏輯門(mén)電路

本文檔的主要內(nèi)容詳細(xì)介紹的是如何使用三極管二極管和電阻實(shí)現(xiàn)邏輯門(mén)電路免費(fèi)下載。

2020-12-09 16:34:00

基于FPGA數(shù)字門(mén)電路的實(shí)現(xiàn)

。 1 門(mén)電路原理在數(shù)字電路中，門(mén)電路是最基本的構(gòu)成單位，可以說(shuō)，任何復(fù)雜的數(shù)字電路系統(tǒng)都可以通過(guò)我們耳熟能詳?shù)呐c門(mén)，非門(mén)，或門(mén)，與非門(mén)，異或門(mén)等等組合實(shí)現(xiàn)。對(duì)于各種門(mén)電路的邏輯特征，想必大家都掌握得爐火純青，腦

2020-12-18 11:46:41

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FPGA中實(shí)現(xiàn)LUT設(shè)計(jì)的簡(jiǎn)介

在FPGA中，實(shí)現(xiàn)邏輯的基本單元是查找表（LUT）而非基本門(mén)電路。目前的FPGA中，單一LE或者Cell通常能實(shí)現(xiàn)至少4輸入查找表的邏輯功能。

2020-12-29 17:27:22

74ls10是什么門(mén)電路組成

74LS系列是由什么門(mén)電路組成的？下面小編就來(lái)簡(jiǎn)單介紹一下！

2021-06-25 09:13:48

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數(shù)字電路器件中最基本的門(mén)電路介紹

2021-10-19 15:13:12

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8位CPU設(shè)計(jì)(1) 門(mén)電路和鎖存器、觸發(fā)器

這是一個(gè)系列文章，從最簡(jiǎn)單的門(mén)電路介紹，從基礎(chǔ)的鎖存器、觸發(fā)器、編碼器、譯碼器等一系列數(shù)字邏輯電路開(kāi)始，最終構(gòu)造一個(gè)簡(jiǎn)易版的CPU實(shí)物

2021-11-06 09:20:58

簡(jiǎn)單門(mén)鈴設(shè)計(jì)

2022-01-13 10:35:43

邏輯門(mén)電路的概念幾種常見(jiàn)門(mén)電路的實(shí)現(xiàn)

邏輯門(mén)電路是一種電路設(shè)計(jì)，用于處理數(shù)字信號(hào)（僅包括0和1）。它們使用邏輯門(mén)來(lái)執(zhí)行不同的邏輯操作，如與門(mén)、或門(mén)、非門(mén)、異或門(mén)等，這些門(mén)基于布爾代數(shù)。邏輯門(mén)電路通常使用晶體管、集成電路或其他電子元件實(shí)現(xiàn)。

2023-03-23 11:45:26

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一文詳解分立元件門(mén)電路

一文詳解分立元件門(mén)電路

2023-03-27 17:44:04

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邏輯門(mén)電路的原理及組成

邏輯門(mén)可以用電阻、電容、二極管、三極管等分立原件構(gòu)成，成為分立元件門(mén)。也可以將門(mén)電路的所有器件及連接導(dǎo)線制作在同一塊半導(dǎo)體基片上，構(gòu)成集成邏輯門(mén)電路。簡(jiǎn)單的邏輯門(mén)可由晶體管組成。這些晶體管的組合可以使代表兩種信號(hào)的高低電平在通過(guò)它們之后產(chǎn)生高電平或者低電平的信號(hào)。

2023-04-30 17:49:00

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邏輯門(mén)電路相關(guān)概念

門(mén)電路的輸入和輸出之間存在一定的邏輯關(guān)系(因果關(guān)系)，所以門(mén)電路又稱為邏輯門(mén)電路。邏輯門(mén)電路是指能實(shí)現(xiàn)基本和常用邏輯運(yùn)算的電子電路，也是集成電路上的基本組件。最基本的邏輯門(mén)是與門(mén)、或門(mén)和非門(mén)。

2023-04-26 14:49:41

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TTL門(mén)電路和CMOS有什么特點(diǎn)

TTL門(mén)電路和CMOS有什么特點(diǎn)? TTL門(mén)電路和CMOS是數(shù)字電路常用的兩種門(mén)電路，具有不同的特點(diǎn)和應(yīng)用。以下是對(duì)它們的詳細(xì)分析和比較。一、TTL門(mén)電路的特點(diǎn) TTL代表晶體管

2023-09-04 15:43:31

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一文帶你詳解門(mén)電路

【科普】詳解門(mén)電路

2023-12-15 10:41:01

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FPGA簡(jiǎn)單門(mén)電路怎么實(shí)現(xiàn)？

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