驗證復雜的SoC設計要耗費極大的成本和時間。據(jù)證實，驗證一個設計所需的時間會隨著設計大小的增加而成倍增加。在過去的幾年中，出現(xiàn)了很多的技術和工具，使驗證工程師可以用它們來處理這類問題。但是，這些技術中很多基于動態(tài)仿真，并依靠電路操作來發(fā)現(xiàn)設計問題，因此設計者仍面臨為設計創(chuàng)建激勵的問題。

　　設計者可以使用運行在處理器上的固件作為驗證仿真激勵的一部分，這也是目前通常采用的方法——使用全功能處理器模型。與在HDL中編寫激勵相比，固件作為激勵速度更快，并且更容易創(chuàng)建。在一個全功能處理器模型上執(zhí)行代碼的缺點是模型運行較慢，因此只有少量軟件會使用這個技術執(zhí)行。很多固件執(zhí)行由取指令操作和內(nèi)存讀寫周期組成，驗證價值很低。在邏輯仿真器中屏蔽這些低價值操作，而繼續(xù)執(zhí)行寄存器和內(nèi)存映射I/O周期，可以在最低限度減少驗證覆蓋率的同時，顯著提高執(zhí)行速度。

　　在仿真環(huán)境中能夠更快速地執(zhí)行代碼主要有兩個好處。首先，快速仿真意味著功能驗證仿真可以使用更多的代碼。診斷程序、驅動程序、固件以及某些情況下部分應用程序代碼都可用于驗證問題。其次，因為仿真運行速度加快，因此能夠執(zhí)行更多的驗證。很多設計者會選擇運行附加測試，而不是運行較少的CPU仿真時間。大多數(shù)驗證都受到能夠用于運行仿真的CPU時間的限制。如果固件用來作為驗證的一部分，它將對設計起推動作用。這個激勵將是切合實際的，它通過典型的操作使設計得到測試。為設計創(chuàng)建激勵的挑戰(zhàn)之一是如何估算出典型的設計操作，并將其在測試平臺上編碼。使用實際的軟件可為驗證工程師排除這個問題。但是，運行作為測試平臺的代碼不可能提供大量激勵，特別是不能覆蓋大部分驗證空間。因此，設計者需要使用其它的技術提供額外激勵，以遍歷設計的所有邊界情況。

　　設計者使用傳統(tǒng)的直接測試和其它驗證技術能夠增加用固件作激勵源的情況。內(nèi)存分區(qū)可用于過濾仿真過程中不必要的總線周期，從而提高性能。本文將介紹一個設計實例，使用作為激勵的代碼和基于斷言的驗證，通過該實例來描述使用傳統(tǒng)驗證技術無法發(fā)現(xiàn)的設計錯誤。

　　解決驗證挑戰(zhàn)

　　目前，電子工程師面臨的驗證挑戰(zhàn)不斷加劇。為了更好地闡明這些挑戰(zhàn)，本文中介紹了一個簡單的實例。該實例是一個在250×250像素矩陣上顯示RGB數(shù)值的圖形輸出設備。它包括一個映射到處理器的寄存器接口。相關寄存器有：“行”—包含待描繪像素行地址信息的一個8位寄存器：“列”—包含待描繪像素列地址信息的一個8位寄存器：“像素”：——包含待描繪像素RGB值的一個8位寄存器：“大小”——包含待描繪像素矩形大小的一個8位寄存器（其中1表示寫入單個像素，2表示描繪一個2×2的正方形，以此類推最大值為16）：“狀態(tài)”——能夠讀取和返回設備狀態(tài)信息的一個8位寄存器。

　　使用直接測試

　　驗證此樣本設備的第一步是測試所有行和列是否正確定址。要測試所有大小的像素是否能夠被寫入，還要測試不同顏色值的代表樣點。典型的像素組合也要被測試，如從右上方像素立刻變換為左下方像素。使用類似的方法可測試所有角對組合。還應該測試各種組合中有序和無序增減的行地址和列地址。所有這些測試可以通過編寫和編譯一個運行在全功能處理器模型上的簡單程序來完成，或者使用一個產(chǎn)生總線周期和BFM的簡單測試平臺。另外還要考慮測試那些可能影響設計的異常條件。測試時可將行地址或列地址設置為一個大于249的值，或是定義一個大小超過硬件支持的像素。

　　這些都是在接口級完成的明顯測試，在內(nèi)部結構進行的類似驗證測試和在接口級實現(xiàn)的驗證策略是很類似的。顯然，要測試整個驗證空間，即使只是一個設計模塊的接口，也不可能像前述的樣本設備一樣簡單?？赡艿牟僮魇?50行×250列×224色×16大小，或16.7×1016.所有操作的組合數(shù)是這個數(shù)值的平方，或大于1034.這里真正的挑戰(zhàn)是創(chuàng)建那些能夠揭露設計問題的組合，并將這些問題標識為需要立刻關注的區(qū)方面。

　　使用斷言揭露早期問題

　　由于對設計驅動了激勵，因此斷言可以及早發(fā)現(xiàn)問題。要添加的斷言包括不能超過249（行地址和列地址的最大可能值）的行地址和列地址，以及不能超過16的大小字段。確定斷言并采用HDL覆蓋分析后，需要對設計驅動激勵。這可以通過約束隨機測試實現(xiàn)。約束隨機測試產(chǎn)生反饋到測試平臺的設備處理事務，表明被識別的測試點已被覆蓋。如果設計空間非常大，約束隨機測試就不能包含測試點沒有覆蓋的邊界條件。這種測試不用創(chuàng)建使用HDL覆蓋工具達到100%覆蓋的激勵。但是，在設計中遍歷所有狀態(tài)并覆蓋所有條件并不能保證設備被完全驗證。

　　軟件代碼作為激勵

　　對于一個超過1034個組合的驗證空間來說，讓實際的設備操作執(zhí)行所有必需組合是不太可能的。應當把重點放在設備會運行的那些操作上，對那些理論上可能不會使用的操作要減少花費時間。最簡單快捷的方法是找到可驅動設備的現(xiàn)有代碼。這可能是診斷代碼，驅動程序代碼或應用程序級算法。每個這樣的代碼均提供了不同的驗證級別，并揭露了不同類型的問題，因此，應當嘗試獲得和使用所有類型的代碼。

　　對于新的設計，代碼很可能不存在，但對于下一代產(chǎn)品的設計，一些代碼常?？梢缘玫?。如果這些代碼存在，設計的激勵在幾乎不耗費精力或成本的情況下就可以得到。如果代碼不存在，但合作方愿意在設計周期前期創(chuàng)建代碼，那么也可以輕松地創(chuàng)建激勵。最后，如果驗證團隊需要創(chuàng)建代碼，通過編寫C代碼來為設計創(chuàng)建復雜多樣的激勵比使用任何其它語言都更容易。

　　假設顯示

　　使用假設顯示，需要運行描繪各種測試模式和色彩組合的診斷代碼以確保連接。也可以運行驅動程序代碼，它可以連接至一個簡單的畫圖應用程序，該應用程序可使用一些代表樣本的像素將驅動程序調(diào)整至適當位置。最后，采用最終使用這個設備的應用程序，并畫出幾幅圖像。每種類型的代碼會以不同的方式運用設計，從而能發(fā)現(xiàn)利用其他方法時不容易檢測到的問題。

　　硬件/軟件協(xié)同驗證

　　很多硬件和驗證工程師（甚至在某些方面軟件工程師）認為，運行應用程序的任何部分不會加快設計驗證。畢竟，如果針對設備測試驅動程序，并針對驅動程序測試了應用程序，就無需進行進一步驗證。但是這些工程師不會考慮在尚未系統(tǒng)地測試所有軟件的情況下發(fā)布產(chǎn)品，也不會接受在未經(jīng)系統(tǒng)測試的情況下發(fā)布要去tapeou的硬件設計。系統(tǒng)級協(xié)同驗證測試全部的可選組件，包括硬件、軟件、或兩者的組合，從而揭露在分離情況下不會被發(fā)現(xiàn)的問題。

　　軟件覆蓋范圍

　　運行軟件提供了一個切合實際的激勵，但它不可能為驗證空間提供足夠寬的覆蓋范圍。軟件通常是一遍一遍地重復只具有些微差別的相似操作。因此，這種方法應當結合其它現(xiàn)有驗證技術一起使用。同時，運行大量的軟件通常不會改善驗證效果。在不犧牲驗證結果的情況下，通過對軟件進行少量修改，能夠縮短較長的代碼操作。例如，在上述顯示設備實例中，向所有位置寫數(shù)據(jù)的診斷程序能夠被縮短為只寫前3行和最后3行。這樣做不會減少覆蓋范圍，卻能使測試速度加快45倍。

　　劃分內(nèi)存系統(tǒng)

　　將代碼作為設計激勵運行時，無疑會令人增加對設計被全面驗證的總體信心。并且，在大多數(shù)情況下，它能暴露其它驗證方法遺漏的設計缺陷。但是，在邏輯仿真中運行代碼是非常慢的。邏輯仿真器通常以10Hz到100Hz的速度執(zhí)行操作。在這樣的性能水平條件下，只有少量的代碼能夠運行。

　　以執(zhí)行代碼時產(chǎn)生的電路行為為例，連續(xù)的九條ARM指令會產(chǎn)生15個總線周期。在這15個總線周期中，只有2個和硬件操作有關。剩余的13個只支持代碼的執(zhí)行，不會對測試的設備產(chǎn)生任何影響。當然，基于處理器高速緩存和緩沖區(qū)的設定，并非所有的這些總線周期都能獲得處理器上的外部信號。但是，即使總線周期不通過外部驅動，它們也需要由整個電路的仿真器來處理的時鐘。降低仿真性能的不是總線周期的電路行為，而是設計中附加的時鐘驅動。

　　把處理器的內(nèi)存系統(tǒng)分割為I/O空間、代碼空間和數(shù)據(jù)空間時，可分隔這些總線周期，只將I/O周期加入到邏輯仿真中。通過過濾邏輯仿真器中的代碼和數(shù)據(jù)周期，他們能夠在不占用仿真時間的情況下得到處理。這使得仿真速度加快。盡管全功能處理器模型執(zhí)行所有的總線周期和指令，但邏輯仿真只在總線周期處于某一特定范圍內(nèi)時才會進行。這樣，邏輯仿真只關注專門針對被驗證設備的總線周期。不參與邏輯仿真的分區(qū)內(nèi)存可以描述為已被軟件圖像預先初始化的“超級高速緩存”。這種“超級高速緩存”足夠大，能容納全部的軟件圖像和所有數(shù)據(jù)，并提供無限的快速訪問。能夠放置在普通高速緩存中而不影響設計操作的內(nèi)存，都可以安全地放置在這個“超級高速緩存”中。直接由硬件訪問的內(nèi)存區(qū)域是不可緩存的，且必須建模為硬件仿真的一部分，以向硬件提供訪問這些內(nèi)存區(qū)域的權限。

　　增強的性能

　　回到假設顯示模塊，使用AMBA總線周期驅動寄存器輸入和讀取寄存器輸出。結果，診斷和驅動程序代碼的仿真時間減少了10倍以上，小型畫圖程序的仿真時間減少了30倍。程序所作的計算不只是將像素復制到屏幕上。它將像素和以前的圖像進行比較，只有當數(shù)值變化時才寫入像素和地址。當軟件的復雜性增加時，性能因素也隨著提高。仿真吞吐量的增加是由于不需要運行與總線周期相關的時鐘。如果軟件完成更大的計算量，性能提高會更大。

　　使用附加的設計模塊

　　這篇文章描述了單個設計模塊激勵的代碼應用程序。因為代碼和數(shù)據(jù)空間的內(nèi)存沒有被建模為硬件的一部分，因此可以在完成全部設計之前，在一個單獨的設計模塊上運行這種類型的測試。它不需要設計完整的內(nèi)存子系統(tǒng)并作為仿真的一部分運行。當運行一些模塊級測試時，有必要將附加的硬件組件和I/O數(shù)據(jù)流建模為仿真運行的一部分。使用相同的過濾技術，可以把給定內(nèi)存區(qū)域的內(nèi)存處理事務傳送給任意的C函數(shù)。這可以通過建立一個基于地址范圍的回調(diào)函數(shù)實現(xiàn)。這樣，沒有建模為HDL的軟件需要的組件能夠用簡單的C函數(shù)替代。同樣，對I/O端口的讀寫可以通過基本的C函數(shù)連接到主機文件和I/O系統(tǒng)。對于包含很多硬件設計的系統(tǒng)級仿真，也可以使用相同的方法。對于這種情況，硬件模塊被替代的越少，在邏輯仿真器中出現(xiàn)的行為就會更多。

　　結語

　　本文介紹了一種使用軟件作為激勵以加速系統(tǒng)級驗證的方法。使用的激勵是切合實際的，并易于快速創(chuàng)建。對設計執(zhí)行此激勵可及早揭露問題，否則，這些問題可能要等到創(chuàng)建虛擬原型后才會被發(fā)現(xiàn)。提高性能的關鍵在于過濾出與硬件操作無關的代碼和數(shù)據(jù)引用，并在分區(qū)內(nèi)存存儲中處理。這種方法能使驗證工程師解決日益增長的功能驗證挑戰(zhàn)。Questa驗證平臺可以自動把固件輸入到測試平臺，加速取指令操作與內(nèi)存引用執(zhí)行，并提供源代碼級的調(diào)試環(huán)境。