本文介紹一種ADSP-2106x DSPs （數字信號處理器， Digital Signal Processors）的軟件仿真器（ADSPSim）。在此仿真器構架過程中，面向對象仿真技術的使用大大改善了軟件的模塊化、可重用性和靈活性，更加體現了軟件仿真器在實現軟硬件協同設計開發(fā)和早期測試過程中的優(yōu)勢。
　　1 引言
　　DSPs（數字信號處理器）在航空航天工程等領域已得到廣泛應用，為實現早期測試，仿真器的使用提供了建立嵌入式系統軟硬件協同測試環(huán)境的可能。仿真器可分為軟件仿真器（Simulator）和硬件仿真器 （Emulator）兩類，而軟件仿真器比較硬件仿真器有著不可替代的優(yōu)勢：
　?。?） 開發(fā)人員能在獲得實際硬件原型前，能快速評價目標機軟、硬件特性，實現硬件和軟件并行設計開發(fā)，并縮短嵌入式軟件的開發(fā)周期，盡早發(fā)現軟件中的缺陷，降低開發(fā)成本；
　?。?） 軟件仿真器具有高度的靈活性，可獨立對CPU進行深入分析，或可用于對整個系統進行建模。還可輕松地進行重新配置，可與各種存儲器或外設相集成。這樣就可以對整個嵌入式系統的正確性進行驗證。
　?。?） 由于軟件仿真器能夠反復地運行相同的仿真過程，便于在對軟件進行調試、測試過程中，控制與分析應用程序運行及仿真環(huán)境的狀態(tài)，并可以采集到大量的調試數據。
　　軟件仿真器一般都是在ISA（指令集體系結構）級對系統進行仿真的，本文也不例外，也就是所說的指令集仿真器。
　　指令集仿真器的實現方法有兩大類：一類是解釋型指令集仿真器，將應用程序裝載入仿真的存儲器中，在運行時模擬“取指（fetch）-譯碼（decode）-執(zhí)行（execute）”的流水對每條目標指令進行解釋，將結果存入仿真的寄存器或存儲器中。另一類是編譯型指令集仿真器，又可細分為基于靜態(tài)編譯與基于動態(tài)編譯兩類，其原理是將目標機的指令直接翻譯為能實現相應功能的宿主機上的指令/指令塊，翻譯在編譯時實現為基于靜態(tài)編譯的指令仿真器，在裝載時才實現為基于動態(tài)編譯的指令仿真器。解釋型指令集仿真器仿真速度比較慢，但由于是對指令的逐條解釋，可以提供對執(zhí)行應用程序的很方便的控制；而編譯指令集仿真器雖然有較高的仿真速度，但由于對源程序進行了反編譯后又進行了優(yōu)化，已經丟失了原來的用戶程序與高級語言的對應關系。解釋型指令集仿真器提供了調試運行仿真器的可能，更利于嵌入式軟件測試，因此本文中的指令集仿真器的實現采用此類方式。
　　隨著面向對象技術的成熟，仿真軟件已經朝著可互操作性、可重用性、面向對象的趨勢發(fā)展，面向對象仿真（ Object-Oriented Simulation ）已成為當前仿真研究領域最為活躍的研究方向之一。本文中的軟件仿真器ADSPSim在構架上也采用了面向對象的仿真技術。
　　2 ADSP-2106x SHARC DSPs簡介
　　ADSP-2106x是AD公司的第二代32位浮點數字信號處理器，AD稱之為SHARC（Super Harvard Architecture Computer，超級哈佛結構體系結構計算機）。目前包括四種產品：ADSP-21060、ADSP-21061、ADSP-21062、ADSP-21065L。
　　2.1 ADSP-2106x體系結構概述
　　和馮諾伊曼結構不同，哈佛結構使用分離的數據和程序空間及分類的訪問總線。而改進的超級哈佛結構的超級之處在于允許在程序存儲器（PM）中同時存放數據和指令（可靈活配置）。再輔以獨立劃分的片內總線（分別用于PM和DM， 數據存儲器）和指令高速緩存，很好地解決了在執(zhí)行雙數據存取的指令時，當需要從PM中讀寫數據而產生的使用PM數據總線的沖突。當第一次發(fā)生使用PM數據總線的沖突時，處理器會將指令存放在高速緩存中，當再次使用該指令時，處理器就可以一次性完成從高速緩存中取指令，從DM和PM同時取數據的并行操作。ADSP-2106x的詳細體系結構如圖1所示。
　　
　　圖1 ADSP-2106x 組成框圖
　　2.2 ADSP-2106x指令系統概述
　　ADSP-2106x指令系統具有RISC（精簡指令系統）指令長度一致、單周期執(zhí)行時間、易于并行和流水線處理的特點，可以分為四大類：計算并存取指令，程序流控制指令，立即數尋址存取指令，及其它指令。又可按照操作碼細分為24小類。值得指出的是，其中大多數指令包含指定計算操作的域。ADSP-2106x指令固定長度為48位，若包含計算操作域，則低0～22位固定為計算操作指令。詳細指令集見附錄A&B。
　　正是由于計算指令與存取或跳轉指令可以合并在一條指令中譯碼執(zhí)行，ADSP-2106x擁有一個高性能的計算內核，它可以在每個指令周期內完成三個計算，包括一次加法、一次減法、一次乘法，以及寄存器到存儲器的存/取操作，或是程序流的改變操作。因此在60 MHz 的時鐘速率下可以得到180 MFLOPS（每秒兆浮點操作次數）的性能。