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      電子發(fā)燒友網(wǎng)>電子資料下載>單片機>基于FPGA的數(shù)字電子時鐘設計

      基于FPGA的數(shù)字電子時鐘設計

      2021-05-28 | rar | 2.05 MB | 次下載 | 免費

      資料介紹

      　　利用數(shù)字電子技術、EDA設計方法、FPGA等技術，設計、仿真并實現(xiàn)一個基于FPGA的數(shù)字電子時鐘基本功能，其基本組成框圖如圖1所示，振蕩器采用ALTERA的DE2-70實驗板的50MHz輸出，分頻器將50MHz的方波進行分頻進而得到1Hz的標準秒脈沖，時、分、秒計時模塊分別由二十四進制時計數(shù)器、六十進制分計數(shù)器和六十進制秒計數(shù)器完成，校時模塊完成時和分的校正。擴展功能設計為倒計時功能，從59分55秒至59分59秒，每秒亮一盞燈報時。

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