生成時(shí)鐘包括自動(dòng)生成時(shí)鐘（又稱為自動(dòng)衍生時(shí)鐘）和用戶生成時(shí)鐘。自動(dòng)生成時(shí)鐘通常由PLL或MMCM生成，也可以由具有分頻功能的時(shí)鐘緩沖器生成如7系列FPGA中的BUFR、UltraScale系列FPGA中的BUFGCE_DIV/BUFG_GT以及Versal中的MBUFG/BUFG_GT等。對(duì)于這類時(shí)鐘，Vivado會(huì)自動(dòng)創(chuàng)建時(shí)鐘，并不需要用戶手工通過create_generated_clock創(chuàng)建。

案例1：?jiǎn)味藭r(shí)鐘

這是比較典型的場(chǎng)景，如下圖所示：時(shí)鐘由全局時(shí)鐘管腳進(jìn)入經(jīng)IBUF驅(qū)動(dòng)MMCM以及BUFG。此時(shí)只用在輸入時(shí)鐘管腳處（圖中紅色橢圓標(biāo)記）創(chuàng)建時(shí)鐘即可，MMCM生成時(shí)鐘如圖中端口CLKOUT0，Vivado會(huì)自動(dòng)創(chuàng)建。注意主時(shí)鐘的位置在sysClk對(duì)應(yīng)的全局時(shí)鐘管腳處，不是MMCM的輸出端口，也不是BUFG的輸出端口。

案例2：差分時(shí)鐘

如下圖所示，差分時(shí)鐘轉(zhuǎn)單端驅(qū)動(dòng)MMCM，這里主時(shí)鐘為clk_pin_p（圖中紅色方框所示），因此只用對(duì)該端口施加create_clock命令。

使用create_clock時(shí)，對(duì)于差分時(shí)鐘，施加對(duì)象為差分的P端而不是N端，同時(shí)只用對(duì)P端使用該命令，如下圖所示。

有了上述約束，工具就會(huì)自動(dòng)推斷出MMCM生成時(shí)鐘，這可通過report_clocks命令查看并驗(yàn)證，如下圖所示（需要打開綜合后的網(wǎng)表）。

案例3：7系列FPGA中高速收發(fā)器的TXOUTCLK/RXOUTCLK

如下圖所示，7系列FPGA中高速收發(fā)器的TXOUTCLK，輸出端口接BUFG。這時(shí)要在TXOUTCLK處施加命令create_clock，因此，要用get_pins而不是get_ports。

審核編輯：湯梓紅