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      電子發(fā)燒友網(wǎng)>電子資料下載>可編程邏輯>FPGA/ASIC>FPGA與高速ADC和DAC的配合使用方法

      FPGA與高速ADC和DAC的配合使用方法

      2017-10-18 | rar | 0.2 MB | 次下載 | 免費(fèi)

      資料介紹

      　　許多數(shù)字處理系統(tǒng)都會(huì)使用FPGA，原因是FPGA 有大量的專(zhuān)用DSP 以及block RAM資源，可以用于實(shí)現(xiàn)并行和流水線算法。因此，通常情況下，F(xiàn)PGA 都要和高性能的ADC和DAC 進(jìn)行接［ ］，比如e2v EV10AQ190 低功耗四通道10-bit 1.25 Gsps ADC 和EV12DS130A 內(nèi)建4/2:1MUX 的低功耗12-bit 3 Gsps DAC。通常情況下，這些轉(zhuǎn)換器的采樣率都達(dá)到了GHZ 的級(jí)別。對(duì)。工程師團(tuán)隊(duì)來(lái)說(shuō)，除了混合信號(hào)電！路板布局之外，理解和使用這些高性能的設(shè)備也是一個(gè)挑戰(zhàn)。

      　　這些e2v 數(shù)據(jù)轉(zhuǎn)換器具有帶寬寬、性能好的特點(diǎn)-數(shù)據(jù)手冊(cè)。上通常稱(chēng)為模擬全功率帶寬-即使是在高奈奎斯特區(qū)。（這種能力是不多見(jiàn)的。） 正是因?yàn)橛兄鴥?yōu)異的轉(zhuǎn)換性能，柯可以使用直接上轉(zhuǎn)換和下轉(zhuǎn)換，這樣可以減少部件數(shù)量、降低功耗以及節(jié)省成本。

      　　在高頻時(shí)，奈奎斯特采樣率（每個(gè)周期兩次采樣） 是無(wú)法維持的。一個(gè)例子就是使用一個(gè)2.5GHZ 采樣率的ADC 去采樣一個(gè)3GHZ 全功率帶寬的模擬輸入。根據(jù)奈奎斯特準(zhǔn)則，高于1.25GHZ 的信號(hào)將會(huì)被混疊回第一奈奎斯特區(qū)，這些混疊圖像是基礎(chǔ)信號(hào)的諧波分量，因此和非混疊信號(hào)一樣，包含了同樣的信息。

      FPGA與高速ADC和DAC的配合使用方法

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