摘要：為同時(shí)完成4 個(gè)Stokes 矢量參數(shù)的相關(guān)測量，反演海面風(fēng)場，提出了新型數(shù)字相關(guān)器的設(shè)計(jì)方法。結(jié)合高速數(shù)字相關(guān)器在數(shù)字極化輻射計(jì)中的應(yīng)用，介紹了高速數(shù)據(jù)采樣和相關(guān)處理系統(tǒng)。通過兩片高速A/D 轉(zhuǎn)換器(ADC08D1500)同步采樣四路信號(hào)，采樣結(jié)果通過Xilinx 公司新一代現(xiàn)場可編程門陣列(FPGA)-Virtex5 芯片作相關(guān)運(yùn)算，相關(guān)結(jié)果通過串口上傳到計(jì)算機(jī)，詳細(xì)介紹了系統(tǒng)各個(gè)部分的接口電路和時(shí)序控制的設(shè)計(jì)。系統(tǒng)可以實(shí)現(xiàn)四路信號(hào)最高1.5GHz 采樣率的相關(guān)計(jì)算。

0 引言

海洋表面風(fēng)場的研究在氣象學(xué)、海洋學(xué)、氣候?qū)W中有著極其重要的意義。全極化輻射計(jì)的新技術(shù)特點(diǎn)是，同時(shí)使用多路相關(guān)技術(shù)，對(duì)水平和垂直極化信號(hào)進(jìn)行相關(guān)處理，產(chǎn)生反演海面風(fēng)場模型所需的參量。修正的Stokes 矢量可以用來描述空間中輻射場的二階統(tǒng)計(jì)特性。修正的Stokes 矢量中的元素以亮溫K 作為單位，如下式所示。

通過垂直和水平極化兩路信號(hào)的相關(guān)運(yùn)算可以得到4 個(gè)Stokes 參數(shù)。目前應(yīng)用的極化輻射計(jì)，大多用模擬相關(guān)器。但是隨著對(duì)風(fēng)場測量精度的要求越來越高，模擬乘法器件已經(jīng)滿足不了要求。數(shù)字極化輻射計(jì)是指利用數(shù)字相關(guān)器來實(shí)現(xiàn)兩個(gè)極化通道的自相關(guān)和互相關(guān)處理。數(shù)字相關(guān)器與模擬相關(guān)器相比，主要特點(diǎn)是能夠用資源換速度，利用超大規(guī)模集成電路技術(shù)實(shí)現(xiàn)全并行寬帶數(shù)字相關(guān)處理。數(shù)字相關(guān)器對(duì)模擬信號(hào)進(jìn)行采樣，然后量化的數(shù)據(jù)作相關(guān)運(yùn)算。根據(jù)乃奎斯特采樣定律，采樣頻率必須大于等于兩倍被采樣信號(hào)帶寬，才能避免信息的損失。這就使得采樣電路工作在很高的頻率上，對(duì)電路的精度和可靠性提出了很高的要求。本文介紹了一種高頻高可靠性的信號(hào)采樣和相關(guān)處理系統(tǒng)。本系統(tǒng)中高速ADC 采用NS公司的ADC08D1500，它具有高精度和低功耗等優(yōu)點(diǎn)，可以工作在最高采樣率1.5GHz。FPGA 芯片具有體積小，集成度高，功耗低等特點(diǎn)。數(shù)據(jù)接收和相關(guān)計(jì)算以FPGA為核心完成。

1 數(shù)字相關(guān)器設(shè)計(jì)方案

信號(hào)采集模塊中，兩片ADC08D1500 同時(shí)完成四路信號(hào)的采樣。ADC 輸出數(shù)據(jù)為LVDS 模式，單個(gè)ADC 位寬32bit，采用并行輸出。采用Xilinx 公司FPGA-Virtex5 實(shí)現(xiàn)對(duì)2 個(gè)ADC輸出數(shù)據(jù)的接收和相關(guān)運(yùn)算處理。FPGA還要實(shí)現(xiàn)對(duì)兩個(gè)ADC的復(fù)位控制，同步復(fù)位可以觸發(fā)兩個(gè)ADC 同步工作。本方案設(shè)計(jì)中采用高速時(shí)鐘驅(qū)動(dòng)器AD9514 對(duì)采樣時(shí)鐘進(jìn)行驅(qū)動(dòng)，確保到達(dá)兩路ADC 的采樣時(shí)鐘信號(hào)的相位一致性。FPGA 計(jì)算的相關(guān)結(jié)果通過串口上傳到PC 機(jī)。系統(tǒng)框圖如圖1 所示。

2 ADC 及外圍電路

2.1 ADC

ADC 采用兩片ADC08D1500 芯片。美國國家半導(dǎo)體公司的高速ADC-ADC08D1500 [3] 是一款高性能的模/數(shù)轉(zhuǎn)換芯片，典型功耗1.9W。本數(shù)字相關(guān)器中，每個(gè)通道采樣率1.5GHz，8bit 分辨率，全功率帶寬1.7GHz。通過管腳配置設(shè)定輸入峰峰值為870Mv。ADC上電231 個(gè)采樣時(shí)鐘周期以后自動(dòng)校準(zhǔn)。

DCLK 送給外部器件來鎖存數(shù)據(jù)。DCLK 工作在DDR 傳輸模式。ADC 內(nèi)部做1：2demux，輸出時(shí)鐘為采樣時(shí)鐘的二分頻。這種方式降低進(jìn)入FPGA 的時(shí)鐘速率為采樣頻率的1/4，為高速相關(guān)計(jì)算提供方便。OR 管腳為高電平，指示輸入超出量程。將OR 連接到FPGA 并驅(qū)動(dòng)FPGA 的外接LED。圖2 為ADC 功能框圖。

2.2 時(shí)鐘控制

ADC08D1500 需要一個(gè)差分時(shí)鐘輸入。兩個(gè)ADC 的采樣時(shí)鐘需要嚴(yán)格同步，以達(dá)到其幅相一致性的要求。設(shè)計(jì)中時(shí)鐘通過時(shí)鐘驅(qū)動(dòng)AD9514 分出兩路同相差分時(shí)鐘。ADI 公司的高性能時(shí)鐘驅(qū)動(dòng)芯片AD9514 輸入電平為LVPECL、LVDS，輸出信號(hào)為LVPECL、LVDS、CMOS 電平。采用兩路LVPECL電平輸出交流耦合到兩片ADC，最高輸出1.6GHz 頻率，如圖3 所示為其LVPECL 輸出端電路。

2.3 ADC 復(fù)位

兩個(gè)ADC的同步復(fù)位是保證ADC同步工作的主要方法。DCLK_RST 是ADC 的復(fù)位管腳。一個(gè)正脈沖可以復(fù)位和同步多片ADC 的DCLK 輸出。復(fù)位信號(hào)必須持續(xù)4 個(gè)采樣時(shí)鐘周期以上復(fù)位才有效。如圖4 所示，trpw 至少為4 個(gè)采樣時(shí)鐘周期。由FPGA 控制DCLK_RST 管腳實(shí)現(xiàn)對(duì)兩片ADC 的同時(shí)復(fù)位?；謴?fù)時(shí)間Tad 為3.5ns。