近期，一直在調(diào)試使用 Verilog 編寫(xiě)的以太網(wǎng)發(fā)送攝像頭數(shù)據(jù)到電腦的工程（以下簡(jiǎn)稱(chēng) 以太網(wǎng)圖傳）。該工程基于今年設(shè)計(jì)的一款 FPGA 教學(xué)板 AC620。AC620 上有一個(gè)百兆以太網(wǎng) 接口和一個(gè)通用 CMOS 攝像頭接口，因此非常適合實(shí)現(xiàn)以太網(wǎng)圖傳功能。CMOS 攝像頭接口 沒(méi)有什么好說(shuō)的，就是 IO 而已，這里先重點(diǎn)介紹下以太網(wǎng)接口。

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以太網(wǎng)接口使用了一片 10/100M 自適應(yīng)以太網(wǎng)收發(fā)器（PHY），型號(hào)為 RTL8201。該芯片 和 FPGA 采用標(biāo)準(zhǔn)的 MII 接口進(jìn)行連接。什么是 MII 接口呢？這里暫不做任何介紹，因?yàn)榻?天要介紹的主角不是他。關(guān)于 MII 接口等以太網(wǎng)知識(shí)，可以關(guān)注電子發(fā)燒友的 FPGA 以太網(wǎng)系列 文章。簡(jiǎn)單點(diǎn)說(shuō)，對(duì)于以太網(wǎng)發(fā)送數(shù)據(jù)來(lái)說(shuō)，有一個(gè)發(fā)送時(shí)鐘、一個(gè)發(fā)送使能信號(hào)和 4 位并行的數(shù)據(jù)發(fā)送信號(hào)，對(duì)于以太網(wǎng)接收數(shù)據(jù)，有一個(gè)接收時(shí)鐘、一個(gè)接收數(shù)據(jù)有效信號(hào)和 4 位并行的數(shù)據(jù)接收信號(hào)。在發(fā)送時(shí)，發(fā)送使能信號(hào)有效，則每個(gè)字節(jié)的數(shù)據(jù)被拆分成 2 個(gè) 4 位的數(shù)據(jù)然后通過(guò) 4 位的數(shù)據(jù)信號(hào)，通過(guò)兩個(gè)周期的時(shí)鐘信號(hào)，依次傳遞到以太網(wǎng) PHY 芯 片，再由 PHY 進(jìn)行并串轉(zhuǎn)換，串行編碼等工作后，將數(shù)據(jù)通過(guò)網(wǎng)絡(luò)變壓器加載到傳輸媒介 （網(wǎng)線）上。在這里，以太網(wǎng)發(fā)送時(shí)鐘是由以太網(wǎng) PHY 芯片產(chǎn)生，然后送給 FPGA 使用的。 該時(shí)鐘信號(hào)一般叫做 mii_tx_clk，當(dāng)以太網(wǎng)速率為 100Mbps 時(shí)，該時(shí)鐘信號(hào)為 25MHz。而在 FPGA 側(cè)，為了保證數(shù)據(jù)和控制信號(hào)的傳輸能夠高度的同步于該以太網(wǎng)發(fā)送時(shí)鐘信號(hào)，因此 往往直接使用該以太網(wǎng)發(fā)送時(shí)鐘信號(hào)作為相關(guān)時(shí)序邏輯的時(shí)鐘信號(hào)。也因?yàn)檫@個(gè)要求，問(wèn)題 隨之產(chǎn)生——該以太網(wǎng)時(shí)鐘信號(hào)作為眾多時(shí)序邏輯的時(shí)鐘信號(hào)，其時(shí)鐘質(zhì)量和到達(dá)各個(gè)寄存 器的時(shí)間最好也沒(méi)有大的偏差，這樣才能夠保證時(shí)序收斂，從而使得設(shè)計(jì)的邏輯運(yùn)行穩(wěn)定。

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在 AC620 FPGA 開(kāi)發(fā)板上，該以太網(wǎng)發(fā)送時(shí)鐘信號(hào)連接在了 EP4CE10F17 型 FPGA 的 D11 引腳上。而 D11 只是一個(gè)普通的 FPGA 輸入輸出管腳，非時(shí)鐘輸入管腳。因此從該引腳接入 的信號(hào)如果不經(jīng)過(guò)任何處理，將無(wú)法像專(zhuān)用時(shí)鐘輸入管腳上輸入的信號(hào)一樣被連接到全局時(shí) 鐘資源上。那么該時(shí)鐘信號(hào)在 FPGA 片上進(jìn)行走線時(shí)，只能使用片上的長(zhǎng)線和短線布線資源， 有時(shí)候甚至要通過(guò) LUT 連接，才能到達(dá)各個(gè)寄存器。那么這里，問(wèn)題就出現(xiàn)了，個(gè)人感覺(jué)的 主要問(wèn)題最起碼有 2 點(diǎn)（不足的歡迎大家補(bǔ)充）：

1、由于該時(shí)鐘信號(hào)是通過(guò)各種長(zhǎng)短布線資源，甚至經(jīng)過(guò) LUT 連接才能到達(dá)其驅(qū)動(dòng)的各 個(gè)寄存器，因此該時(shí)鐘信號(hào)從進(jìn)入 FPGA 管腳，到傳遞到各個(gè)寄存器的時(shí)鐘輸入端，其時(shí)間 是很難保持相同的，距離的遠(yuǎn)近直接決定了該時(shí)鐘信號(hào)的傳輸延遲。而這個(gè)傳輸延遲的差值， 可能達(dá)到幾納秒甚至十幾納秒。這個(gè)差值，將直接影響數(shù)據(jù)的建立和保持時(shí)間，造成時(shí)序無(wú) 法收斂，從而導(dǎo)致設(shè)計(jì)失敗。我們可以通過(guò)下圖更加直觀的分析這個(gè)問(wèn)題。