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      電子發(fā)燒友網(wǎng)>電子資料下載>可編程邏輯>FPGA/ASIC>FPGA靜態(tài)時序分析的理論和參數(shù)說明

      FPGA靜態(tài)時序分析的理論和參數(shù)說明

      2021-01-12 | rar | 0.95 MB | 次下載 | 免費

      資料介紹

      　　1. 背景

      　　靜態(tài)時序分析的前提就是設計者先提出要求，然后時序分析工具才會根據(jù)特定的時序模型進行分析，給出正確是時序報告。

      　　進行靜態(tài)時序分析，主要目的就是為了提高系統(tǒng)工作主頻以及增加系統(tǒng)的穩(wěn)定性。對很多數(shù)字電路設計來說，提高工作頻率非常重要，因為高工作頻率意味著高處理能力。通過附加約束可以控制邏輯的綜合、映射、布局和布線，以減小邏輯和布線延時，從而提高工作頻率。

      　　2. 理論分析

      　　2.1 固定參數(shù)launch edge、latch edge、Tsu、Th、Tco概念

      　　2.1.1 launch edge

      　　時序分析起點（launch edge）：第一級寄存器數(shù)據(jù)變化的時鐘邊沿，也是靜態(tài)時序分析的起點。

      　　2.1.2 latch edge

      　　時序分析終點（latch edge）：數(shù)據(jù)鎖存的時鐘邊沿，也是靜態(tài)時序分析的終點。

      　　2.1.3 Clock Setup Time （Tsu）

      　　建立時間（Tsu）：是指在時鐘沿到來之前數(shù)據(jù)從不穩(wěn)定到穩(wěn)定所需的時間，如果建立的時間不滿足要求那么數(shù)據(jù)將不能在這個時鐘上升沿被穩(wěn)定的打入觸發(fā)器。

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