對于系統(tǒng)設(shè)計工程師來說，時序問題在設(shè)計中是至關(guān)重要的，尤其是隨著時鐘頻率的提高，留給數(shù)據(jù)傳輸?shù)挠行ёx寫窗口越來越小，要想在很短的時間限制里，讓數(shù)據(jù)信號從驅(qū)動端完整地傳送到接收端，就必須進(jìn)行精確的時序計算和分析。同時，時序和信號完整性也是密不可分的，良好的信號質(zhì)量是確保穩(wěn)定的時序的關(guān)鍵，由于反射，串?dāng)_造成的信號質(zhì)量問題都很可能帶來時序的偏移和紊亂。因此，對于一個信號完整性工程師來說，如果不懂得系統(tǒng)時序的理論，那肯定是不稱職的。本章我們就普通時序（共同時鐘）和源同步系統(tǒng)時序等方面對系統(tǒng)時序的基礎(chǔ)知識作一些簡單的介紹。

　　一。 普通時序系統(tǒng)（共同時鐘系統(tǒng)）

　　所謂普通時序系統(tǒng)就是指驅(qū)動端和接收端的同步時鐘信號都是由一個系統(tǒng)時鐘發(fā)生器提供。下圖就是一個典型的普通時鐘系統(tǒng)的示意圖，表示的是計算機(jī)系統(tǒng)的前端總線的時序結(jié)構(gòu)，即處理器（CPU）和芯片組（Chipset）之間的連接。

　　在這個例子中，驅(qū)動端（處理器）向接收端（芯片組）傳送數(shù)據(jù)，我們可以將整個數(shù)據(jù)傳送的過程考慮為三個步驟：

　　1.核心處理器提供數(shù)據(jù)；

　　2.在第一個系統(tǒng)時鐘的上升沿到達(dá)時，處理器將數(shù)據(jù)Dp 鎖存至Qp 輸出；

　　3.Qp 沿傳輸線傳送到接收端觸發(fā)器的Dc，并在第二個時鐘上升沿到達(dá)時，將數(shù)據(jù)傳送到芯片組內(nèi)部。一般來說，標(biāo)準(zhǔn)普通時鐘系統(tǒng)的時鐘信號到各個模塊是同步的，即圖中的Tflight clka 和Tflight clkb 延時相同。通過分析不難看出，整個數(shù)據(jù)從發(fā)送到接收的過程需要經(jīng)歷連續(xù)的兩個時鐘沿，也就是說，如果要使系統(tǒng)能正常工作，就必須在一個時鐘周期內(nèi)讓信號從發(fā)送端傳輸?shù)浇邮斩?。如果信號的傳輸延遲大于一個時鐘周期，那么當(dāng)接收端的第二個時鐘沿觸發(fā)時，就會造成數(shù)據(jù)的錯誤讀取，因為正確的數(shù)據(jù)還在傳輸?shù)倪^程中，這就是建立時間不足帶來的時序問題。目前普通時序系統(tǒng)的頻率無法得到進(jìn)一步提升的原因就在于此，頻率越高，時鐘周期越短，允許在傳輸線上的延時也就越小，200-300MHz 已經(jīng)幾乎成為普通時序系統(tǒng)的頻率極限。那么，是不是傳輸延時保持越小就越好呢？當(dāng)然也不是的，因為它還必須要滿足一定的保持時間。在接下來幾節(jié)里，我們就建立和保持時間來分析一下時序設(shè)計需要考慮的一些問題以及正確的系統(tǒng)時序所必須滿足的條件。