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倍頻后的時(shí)鐘作為采樣時(shí)鐘提供給模數(shù)轉(zhuǎn)換器(ADC)，倍頻帶來的時(shí)鐘抖動(dòng)會(huì)限制輸出信噪比的提高。為了盡可能降低時(shí)鐘抖動(dòng)，可以采用專用時(shí)鐘合成器實(shí)現(xiàn)倍頻。CDCE906是一款高穩(wěn)定性的時(shí)鐘合成芯片，時(shí)鐘抖動(dòng)較低。本文提出了CDCE906倍頻在某雷達(dá)信號(hào)處理機(jī)中的軟硬件實(shí)現(xiàn)，并對(duì)倍頻后時(shí)鐘進(jìn)行分析，實(shí)驗(yàn)結(jié)果證明其性能優(yōu)于普通FPGA。
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