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      電子發(fā)燒友網(wǎng)>電子資料下載>模擬數(shù)字>12位加法器的實驗原理和設(shè)計及腳本及結(jié)果資料說明

      12位加法器的實驗原理和設(shè)計及腳本及結(jié)果資料說明

      2019-04-15 | docx | 0.13 MB | 次下載 | 2積分

      資料介紹

      　　1.實驗原理

      　　加法器是數(shù)字系統(tǒng)中的基本邏輯器件。例如：為了節(jié)省資源，減法器和硬件乘法器都可由加法器來構(gòu)成。但寬位加法器的設(shè)計是很耗費資源的，因此在實際的設(shè)計和相關(guān)系統(tǒng)的開發(fā)中需要注意資源的利用率和進位速度等兩方面的問題。

      　　多位加法器的構(gòu)成有兩種方式：并行進位和串行進位方式。并行進位加法器設(shè)有并行進位產(chǎn)生邏輯，運算速度快；串行進位方式是將全加器級聯(lián)構(gòu)成多位加法器。通常，并行加法器比串行級聯(lián)加法器占用更多的資源，并且隨著位數(shù)的增加，相同位數(shù)的并行加法器比串行加法器的資源占用差距也會越來越大。

      　　2.設(shè)計

      　　12位加法器是將3個4位加法器串行連接而形成的。如果每個4位加法器都有100ns的吞吐延遲，那么該結(jié)構(gòu)的最大延遲時間將是300ns。在同步電路中，這種結(jié)構(gòu)是為了使所有的操作都在同一時鐘周期內(nèi)進行。本文采用另一種流水線結(jié)構(gòu)可以通過把該處理過程分配到多個時鐘周期上，以更高的吞吐速率進行操作。速度和物理資源的折中保證了這種方法是可行的。四位全加器可對兩個多位二進制數(shù)進行加法運算，同時產(chǎn)生進位。當(dāng)兩個二進制數(shù)相加時，較高位相加時必須加入較低位的進位項（Ci），以得到輸出為和（S）和進位（C0）。

      　　其中CIN表示輸入進位位，COUT表示輸出進位位，輸入A和B分別表示加數(shù)和被加數(shù)。

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