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      PL與CPU通過(guò)DDR3進(jìn)行數(shù)據(jù)交互的應(yīng)用設(shè)計(jì)

      2017-09-15 | rar | 0.1 MB | 次下載 | 免費(fèi)

      資料介紹

      　　通過(guò)之前的學(xué)習(xí)，CPU可以讀寫(xiě)DDR3了，PL端的Master IP也可以讀寫(xiě)DDR3了，那二者就可以以DDR3為紐帶，實(shí)現(xiàn)大批量數(shù)據(jù)交互傳輸。

      　　這樣的話，整個(gè)系統(tǒng)將會(huì)有兩個(gè)master，即CPU和PL端的Master IP核，共同訪問(wèn)操作一個(gè)Slave端即DDR3 Controllor。

      　　本次實(shí)驗(yàn)就是構(gòu)建一個(gè)這樣的驗(yàn)證系統(tǒng)。當(dāng)然了在真正的工程系統(tǒng)中，還需要設(shè)計(jì)良好的讀寫(xiě)同步，防止競(jìng)爭(zhēng)沖突，這就屬于系統(tǒng)設(shè)計(jì)層面的了，本實(shí)驗(yàn)依靠按鈕觸發(fā)有用戶來(lái)進(jìn)行讀寫(xiě)同步。

      PL與CPU通過(guò)DDR3進(jìn)行數(shù)據(jù)交互的應(yīng)用設(shè)計(jì)

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