集成電路應(yīng)用與抗輻射加固（上）
中國航天工業(yè)總公司771所王平（710054）
摘??? 要
本文從特定應(yīng)用出發(fā)介紹集成電路抗輻射加固的若干技術(shù)，包括輻射因素、抗輻射材料及器件，著重介紹SOI材料的相關(guān)技術(shù)的現(xiàn)狀及其應(yīng)用。
關(guān)鍵詞
集成電路抗輻射加固
一、前言
　　軍用微電子技術(shù)的開發(fā)與應(yīng)用，大大促進了軍用設(shè)備及武器系統(tǒng)的發(fā)展，大幅度地提高了軍用設(shè)備及武器系統(tǒng)的應(yīng)變能力和作戰(zhàn)能力。為了使軍用電子系統(tǒng)能在核爆炸、空間輻射及核動力等惡劣環(huán)境下穩(wěn)定工作，必須對基礎(chǔ)元器件和集成電路進行抗輻射加固研究。特別是1983年美國開始實施星球大戰(zhàn)（戰(zhàn)略防御）計劃以來，集成電路的抗輻射加固技術(shù)的研究受到高度重視。從1984年到1990年，美國政府在集成電路抗輻射加固研究方面的投資超過3億美元。海灣戰(zhàn)爭之后，美國政府更加重視軍用集成電路的研究開發(fā)，估計每年的投資在30億美元左右，其中就有1.5億美元用于抗輻射加固的研究工作，約占5％。
　　微電子技術(shù)的發(fā)展使宇宙航行、太空探測、軍用和民用衛(wèi)星等空間電子系統(tǒng)發(fā)展起來，對微電子元器件及集成電路也提出高性能、多功能、高可靠、能抗空間各種輻射等要求，以提高空間微電子系統(tǒng)的可靠性和壽命。因而抗輻射加固微電子技術(shù)的研究成為一個重要課題，并成為專門科學(xué)——抗輻射加固電子學(xué)。
二、輻射因素及抗輻射材料
1、輻射因素
　　電子系統(tǒng)的應(yīng)用環(huán)境不同，所遇到的輻射因素也不同，產(chǎn)生的效應(yīng)和影響也各不相同，因而系統(tǒng)設(shè)計者必須采取不同措施進行加固。
　　輻射因素主要包括輻射總劑量、瞬時輻射劑量率、積分中子通量、單粒子擾動效應(yīng)、電磁脈沖效應(yīng)等。這些效應(yīng)會使微電子元器件及集成電路的性能衰減，出現(xiàn)邏輯錯誤或永久性損壞，嚴(yán)重影響電子系統(tǒng)的可靠性，甚至完全不能工作。因而微電子元器件及集成電路的抗輻射加固技術(shù)的研究是軍用和空間電子系統(tǒng)能在這些環(huán)境下可靠工作的保證。
（1）抑制電離輻射效應(yīng)的設(shè)計
　　在自然環(huán)境中,宇宙射線、太陽增強粒子、具有能量的質(zhì)子和中子都產(chǎn)生單粒子效應(yīng)（SEE），高能單粒子穿過MOS器件時，就在其軌道上產(chǎn)生高密度的電子－空穴對，它們導(dǎo)致電路產(chǎn)生局部帶電區(qū)。單粒子效應(yīng)一般可分為單粒子閉鎖（SEL）和單粒子擾動（SEU）。采用電路和版圖設(shè)計技術(shù)，能提高商用CMOS工藝的SEL和SEE免疫能力，這些技術(shù)增加了單元面積，減小了速度，增加電源消耗，最主要的是使價格最低。
　　①SEL免疫
　　在CMOS器件中，一般采用的防閉鎖技術(shù)包括降低寄生n－p－n和p－n－p的β乘積和限制基板偏壓。減小β乘積的方法有：減小寄生管基極（如襯底或阱）區(qū)的少子壽命，這可以通過摻金或中子輻射實現(xiàn)；確保襯底上的漏/源區(qū)和阱邊緣之間的間距最小時，確定有效基區(qū)寬度以減小橫向管的β；在寄生硅控晶閘管（SCR）結(jié)構(gòu)中，降低有效基極－發(fā)射極電阻以減小基極偏置。
　　襯底和阱到電源和地之間的低電阻使注入的少子列在到達寄生基極之前被俘獲或分流，從而減小了基極偏置電流。減小襯底和阱電阻以及增加載流子俘獲的方法包括：在重?fù)诫s襯底上進行輕摻雜外延；在n溝管周圍加p＋保護環(huán)，在p溝管周圍加n＋保護環(huán)?，F(xiàn)已證實，使用外延層工藝制作的電路有閉鎖產(chǎn)生，為了防閉鎖，外延層必須進一步“薄”。
　　SOI減小少子壽命和薄外延都屬“技術(shù)加固”方法。這些方法依賴于制定或控制制作工藝的某些方面，總的看，并未考慮到“商用”CMOS。減小間距使β乘積退化的方法，其效果與襯底摻雜量有關(guān)。保護環(huán)在常規(guī)的源/漏掩膜一步形成，不需要特殊的工藝。在Brookhaven國家實驗室單粒子擾動測試（SEUTE）使用TwinTomdernVandeGraff加速器通過重離子測試保護環(huán)的方法，結(jié)果證明，LET量值在3.4Mev?cm2/mg到至少120Mev?cm2/mg范圍內(nèi)防止SEL發(fā)生。在Hewlett
Packard的1μm雙層金屬CMOS（CMOS34）工藝和HewlettPackard的1μm三層金屬CMOS（CMOS266）工藝，通過MOSIC制作的多測試芯片，以及采用CMOS266工藝制作的1.2百萬管子和無線電宇航解調(diào)器芯片，美國微系統(tǒng)公司（AMI）采用三層金屬1.0μm工藝（CYC）制作的10萬余管子Reed－Solomon糾錯碼（ECC）碥碼器和20萬管子的Reed－Slomon糾錯碼ECC編碼/解碼器，都獲得了上述測試結(jié)果。
　?、赟EU免疫
　　在微電子電路中，對SEU效應(yīng)加固采取了多種措施。一種方法是減小材料的電荷收集能力，不至于收集太多電荷而引起擾動，這屬“技術(shù)加固”類。另一種基本電路設(shè)計方法是提高擾動敏感存貯節(jié)點的臨界電荷。最后一種方法是在電路中采用冗余技術(shù)。通過電路設(shè)計技術(shù)進行SEU加固的主要目的是使用標(biāo)準(zhǔn)的CMOS工藝，不增加掩模版及工藝步驟，實現(xiàn)具有SEU免疫力的電路，同時使單元尺寸、價格及功耗最小。
　　提高臨界電荷的加固技術(shù)包括：增加管子驅(qū)動及電容和電阻的加固。一個大驅(qū)動管能迅速去除/補充SEU注入的電荷，縮短干擾時間。大的高驅(qū)動管增加了節(jié)點電容，減小SEU注入電荷產(chǎn)生的電壓偏差。增加臨界點的電容以減小SEU注入電荷引起的電壓變化，是電路電容加固的基本概念。電阻加固包括：在存貯元件反饋通路上使用電阻，在與柵電容聯(lián)接點設(shè)置低通濾波器，以消除正常的長延遲信號通過時管子感應(yīng)的SEU效應(yīng)。
　　每個節(jié)點邏輯電平的變化，引起電路電容的充放電都有功耗產(chǎn)生。由于驅(qū)動管加大或電容電阻加固增加了電路電容，使電路的交流功耗隨之增加。設(shè)計一個抑制短周期信號的單元，限制了最大工作速度。在一般條件下，采用RC濾波器抑制SEU，使電路可在幾百MHz下工作。能提供具有免疫力的電阻典型阻值是100kΩ到1MΩ，需要用高電阻率的多晶硅電阻，以減小電阻尺寸。高電阻率多晶硅電阻對摻雜濃度非常敏感，且商用工藝參數(shù)可接受的變化將會使多晶硅產(chǎn)生較大的變化。由于多晶硅電阻具有很大的負(fù)溫度系數(shù)，使得工藝中的阻值控制成為大問題，結(jié)果是在某一工藝參數(shù)下或工作條件下的設(shè)計環(huán)境中所設(shè)計的抗SEU單元，對于另一個設(shè)計環(huán)境來說具有相反的影響。
　　冗余電路設(shè)計方法的SEU加固有三個基本概念。首先，在SEU之后，存在一個未被干擾的信息數(shù)據(jù)，第二，在粒子輻射后，來自于無錯誤的存貯數(shù)據(jù)區(qū)的反饋將使錯誤數(shù)據(jù)得到恢復(fù)，最后，在合適的區(qū)域進行恢復(fù)這一反饋是“智能的”。如果一個存貯單元僅由p型管組成，當(dāng)存貯一個“1”時，它就不會擾動為“0”，同樣，一個存貯單元僅由n型管構(gòu)成，當(dāng)存貯一個“0”時，它就不會擾動為“1”。