如何降低芯片功耗目前已經(jīng)成為半導(dǎo)體產(chǎn)業(yè)的熱點(diǎn)問題。過去，對于集成器件制造商（IDM）來說，最直接的作法就是通過先進(jìn)的制程工藝和材料比如低K介質(zhì)來解決，低功率設(shè)計可以通過將自己設(shè)計團(tuán)隊(duì)的技能和經(jīng)驗(yàn)進(jìn)行結(jié)合而實(shí)現(xiàn)。然而，當(dāng)進(jìn)入90nm后，漏電流問題日益凸現(xiàn)，CMOS靜態(tài)功耗驟增，功率管理開始成為一個重要的考慮因素。這種情況在 65nm與45nm以下將更為嚴(yán)重，因?yàn)楣に嚬?jié)點(diǎn)的不斷縮減導(dǎo)致柵極氧化層厚度越來越薄，柵極泄漏呈指數(shù)增長，最終動態(tài)功耗等于亞閾值泄漏電流，也等于柵極泄漏電流。這就迫使業(yè)界必須從IC的設(shè)計端就開始采用低功耗設(shè)計技術(shù)。為了應(yīng)對這些挑戰(zhàn)，設(shè)計工程師們開始提倡采用復(fù)雜的時鐘門電路開關(guān)方案，從而減少了不必要的門電路開關(guān)操作。如今，為了滿足功率方面的目標(biāo)，設(shè)計人員運(yùn)用了各種先進(jìn)的低功率設(shè)計技巧，包括多閾值設(shè)計、多電壓設(shè)計、動態(tài)頻率電壓縮放（DVFS）、時鐘門控、可感知功耗的內(nèi)存以及功率門控等等。在設(shè)計早期進(jìn)行有效的功率評估毋庸置疑，在產(chǎn)品成功因素中，面市時間是重要因素之一，有時甚至決定著產(chǎn)品的成敗。因此在設(shè)計早期解決潛在低功耗問題對于提高生產(chǎn)率是至關(guān)重要的。 Synopsys公司資深顧問工程師李昂表示，在設(shè)計早期（即系統(tǒng)架構(gòu)階段）評估系統(tǒng)層面低功耗的策略和代價對于后面的實(shí)現(xiàn)非常重要。在這階段評估的低功耗策略主要應(yīng)注意的方面包括：系統(tǒng)軟硬件的劃分、是否采用多電壓（multi-voltage）、是否采用電源關(guān)斷（multi-supply）、采用片上還是片外電源管理、低功耗IP的選擇等。在這階段的評估，一方面是通過對過往系統(tǒng)的評估經(jīng)驗(yàn)，一方面可以通過快速原型設(shè)計，通過Eclypse系統(tǒng)對設(shè)計原型進(jìn)行功耗估算，以評價設(shè)計的代價和功耗節(jié)省的效果。 Cadence公司高級技術(shù)主管Brad Miller也表達(dá)了相同的觀點(diǎn)。他表示，以下五個方面將確保設(shè)計者高效而精確的達(dá)到他們的目標(biāo)：1、確定設(shè)計中耗費(fèi)功率的元器件；2、采用精確的開關(guān)行為數(shù)據(jù)；3、生成開關(guān)行為時考慮仿真模式；4、采用精確的線路模型；5、采用表示最壞情況功率的庫。